20、322和324耦接。导电凸块334a设置为对应于TSV互连310a的第一阵列的阵列并且连接到相应的TSV互连310a上。而且，导电凸块334b设置为对应于导电凸块326b的第二阵列的阵列。
[0023]在一些如图1所示的实施例中，第二半导体晶粒400安装在第一半导体晶粒300上。在一些实施例中，第二半导体晶粒400可以包括存储器晶粒，例如，动态随机存取存储器(DRAM)晶粒，所述第二半导体晶粒400上带有一些衬垫402、404和406以传输其中的集成电路装置和/或电路所产生的输入/输出、接地或功率信号。如图1所示，第二半导体晶粒400的衬垫402设置在阵列上，衬垫406也设置在另一个阵列上。衬垫402的阵列和衬垫406的阵列由间隔区域(对应于间隔区域346)相互分隔开以遵循针脚分配规则(例如JEDECffide I/O存储器规格)。如图1所示，第一半导体晶粒300的TSV互连310a的第一阵列对应于衬垫402的阵列设置。而且，第一半导体晶粒300的TSV互连310b的第二阵列对应于衬垫406的阵列设置。第二半导体晶粒400的衬垫402通过设置在TSV互连310a的端子309a上的导电凸块326a耦接到第一半导体晶粒300的TSV互连310a上。导电凸块326a与第二半导体晶粒400的衬垫402以及第一半导体晶粒300的TSV互连310a相接触。第二半导体晶粒400的衬垫406通过位于TSV互连310b的端子309b上的导电凸块326b耦接到第一半导体晶粒300的TSV互连310b上。导电凸块326b与第二半导体晶粒400的衬垫406以及第一半导体晶粒300的TSV互连310b相接触。应该注意的是导电凸块326a和326b的尺寸(例如宽度)设计为比导电凸块334a、334b、336和338的尺寸(例如宽度)小。
[0024]图2是如图1所示的半导体封装组件500的第一半导体晶粒300的仰视图。图2示出了来自半导体衬底302背面308的TSV阵列区域的设置。为了描述TSV阵列区域344-A、344-B、344-C和344-D之间的耦合效果，此处没有对TSV互连314和316进行描述。在一些实施例中，四个阵列区域，例如TVS阵列区域344-A、344-B、344-C和344-D，设置在第一半导体晶粒300的半导体衬底302内。阵列区域344-A、344-B、344-C和344-D中的每一个提供位于其内部的TSV互连阵列(例如，如图1所示的TSV互连310a的第一阵列或TSV互连310b的第二阵列)。位于TSV阵列区域344-A、344-B、344-C和344-D内的TSV互连阵列用于将输入/输出(I/o)、接地或功率信号从存储器晶粒(例如，第二半导体晶粒400)传输至基底200。而且，TSV阵列区域344-A、344-B、344-C和344-D由间隔区域346相互分隔开。在一些实施例中，间隔区域346是十字形的并且沿着相互垂直的方向410和420延伸。应该注意的是，TSV互连阵列的数量由安装在其上的第一半导体晶粒300和第二半导体晶粒400的设计限定，并且本发明的范围并不受限于此。相应地，间隔区域346可以具有对应于TSV阵列区域而设置的各种形状，并且本发明的范围并不受限于此。
[0025]如图2所示，到设置在TSV阵列区域344-A、344-B、344-C和344-D内的且靠近沿着方向410的间隔区域346的接地TSV信号互连的比例可以不同于到靠近沿着方向420的间隔区域346的接地TSV信号互连的比例。例如，为了遵循JEDECWide I/O存储器规格，到靠近沿着方向410的间隔区域346的接地TSV信号互连的比例小于到靠近沿着方向420的间隔区域346的接地TSV信号互连的比例。因此，TSV阵列区域344-A和344-B之间的耦合效应可以不同于TSV阵列区域344-A和344-D之间(或TSV阵列区域344-A内部)的耦合效应。例如，TSV阵列区域344-A和344-B之间的耦合远远小于TSV阵列区域344-A和344-D之间(或TSV阵列区域344-A内部)的耦合。
[0026]在一些如图1所示的实施例中，半导体封装组件500的第一半导体晶粒300可以具有一个或多个接地TSV互连，例如，接地TSV互连314和/或316，其设置在间隔区域346内。接地TSV互连314和/或316设计为用于提供附加的接地通路以平衡沿着不同方向(例如，方向410和420)的多个TSV阵列区域(344-A至344-D)之间的耦合效应。在一些实施例中，接地TSV互连314具有与半导体衬底302的背面308对齐的第一端子313和与第一端子313相对的第二端子315。TSV接地结构314的第一端子313设计为耦接到第二半导体晶粒400的附加接地衬垫404上。在一些实施例中，第二半导体晶粒400的附加接地衬垫404也提供附加的接地通路以平衡衬垫(例如，衬垫402和406)的阵列区域之间的耦合效应。而且，接地TSV互连314的第二端子315设计为耦接到位于半导体衬底300的正面306上的附加互连结构324上。在一些实施例中，接地TSV互连314的第二端子315可以通过互连结构324耦接到输入信号地线(Vss)。而且，互连结构324通过导电凸块336耦接到基底200上。如图1所示，接地TSV互连314分别以第一距离Al和第二距离A2与TSV互连310a的第一阵列和TSV互连310b的第二阵列分隔开。在一些实施例中，第一距离Al和第二距离A2中至少一个设计为大于TSV互连310a第一阵列的节距Pl或TSV互连310b第二阵列的节距P2。
[0027]如图1所示，接地TSV互连316具有与半导体衬底302的背面308对齐的第一端子317和与第一端子317相对的第二端子319。在一些实施例中，导电层图案342，例如再分配层(RDL)图案342，设计为位于半导体衬底302的背面308上。导电层图案342与接地TSV互连316的第一端子317相连，并且与TSV互连的第一阵列的接地TSV互连或第一半导体晶粒300的TSV互连的第二阵列相连。例如，如图1所示，导电层图案342与接地TSV互连316的第一端子317和接地TSV互连的第一端子309b相连，所述第一端子309b属于TSV互连310b的第二阵列。接地TSV互连316还可以通过位于属于互连310b的第二阵列的接地TSV互连上的导电凸块330耦接到第二半导体晶粒400的接地衬垫(衬垫406中的一个)上。在一些实施例中，接地TSV互连316的第二端子319可以通过位于半导体衬底300的正面306上的互连结构320耦接到输入信号地线(Vss)上。而且，互连结构320通过导电凸块338耦接到基底200上。如图1所示，接地TSV互连316分别以第一距离BI和第二距离B2与TSV互连310a的第一阵列和TSV互连310b的第二阵列分隔开。在一些实施例中，第一距离BI和第二距离B2中的至少一个设计为大于TSV互连310a第一阵列的节距Pl或TSV互连310b第二阵列的节距P2。于是，第一半导体晶粒300的附加接地TSV互连314和/或316可以用于平衡沿着不同方向(例如，方向410和420)的第二半导体晶粒400的衬垫402和406的阵列之间的耦合效应。
[0028]图3A至3G是图2中的区域360的放大视图，其示出了根据本发明一些实施例的在TSV阵列区域344-A至344-D之间的位于间隔区域346内的接地TSV互连的各种设置。如图3A至3G所示，元件G以TSV阵列区域344-A至344-D充当接地TSV互连。元件S/P以TSV阵列区域344-A至344-D充当信号或功率TSV互连。在一些实施例中，如图3A所示，仅一个接地TSV互连414可以位于间隔区域346内。接地TSV互连414可以配置为靠近沿着方向420的部分用于平衡沿着不同方向(例如，方向410和420)的TSV阵列区域344-A至344-D之间的耦合效应。图3B至3G示出了设置在间隔区域346内的双接地TSV互连(接地TSV互连416a和416b)、四TSV互连(接地TSV互连418a至418b)、六TSV互连(接地 TSV 互连 420a 至 420f)、八 TSV 互连(接地 TSV 互连 422al、422a2、422bl、422b2、42cl、42c2、422dl 和 422d2)、十 TSV 互连(接地 TSV 互连 422al、422a2、422bl、422b2、42cl、42c2、422dl、422d2、422e和422f)，和二十接地TSV互连(例如沿着420方向设置为一排的十个接地TSV互连426a和另一排十个接地TSV互连426b)。类似地，在图3B至3G示出的接地TSV互连可以设置在间隔区域346内。接地TSV互连414可以配置为靠近沿着方向420的部分用于平衡沿着不同方向(例如，方向410和420)的TSV阵列区域344-A至344-D之间的耦合效应。
[0029]如图1至图3G所示的实施例提供了多种用于三维(3D)半导体封装组件500的接地TSV互连设置。3D半导