扇出晶片级封装结构的制作方法
【专利摘要】本文中描述一种半导体装置及其制造方法，其中所述半导体装置包含：第一裸片，其包含第一接垫及第一钝化层；第二裸片，其包含第二接垫及第二钝化层；封装体，其环绕所述第一裸片及所述第二裸片且包括第一表面；介电层，其覆盖所述第一钝化层的至少一部分及所述第二钝化层的至少一部分，且进一步覆盖所述第一裸片与所述第二裸片之间的所述封装体，其中所述介电层包含：邻近于所述第一钝化层、所述第二钝化层及所述封装体的第二表面；及与所述第二表面对立的第三表面；及重布线层，其电性连接至所述第一接垫及所述第二接垫且置放于所述介电层的所述第三表面上方。
【专利说明】
扇出晶片级封装结构
技术领域
[0001]本发明涉及半导体封装结构。特定来说，本发明涉及一种扇出晶片级封装结构。
【背景技术】
[0002]常规地，扇出晶片级封装结构含有多个裸片、环绕裸片的封装体及电连接裸片的重布线层，其中重布线层布置于裸片及封装体上。然而，段差部形成于裸片与封装体之间，此情况可导致重布线层分层及/或断裂。
【发明内容】
[0003]本发明是关于扇出晶片级封装结构及其制造方法。
[0004]本发明的方面涉及一种半导体装置。在一个实施例中，一种半导体装置包括:第一裸片，其包括第一接垫及第一钝化层;第二裸片，其包括第二接垫及第二钝化层，其中所述第一裸片具有第一侧壁且所述第二裸片具有第二侧壁;封装体，其环绕所述第一裸片及所述第二裸片且包括第一表面;介电层，其覆盖所述第一钝化层的至少一部分及所述第二钝化层的至少一部分，且进一步覆盖所述第一裸片与所述第二裸片之间的所述封装体，其中所述介电层包括:邻近于所述第一钝化层、所述第二钝化层及所述封装体的第二表面;及与所述第二表面对立的第三表面;及重布线层，其电连接至所述第一接垫及所述第二接垫且置放于所述介电层的所述第三表面上方。
[0005]在另一实施例中，一种半导体封装包括:衬底，及安装于所述衬底上的半导体装置，其中所述半导体装置包括:第一裸片，其包括第一接垫及第一钝化层;第二裸片，其包括第二接垫及第二钝化层，其中所述第一裸片具有第一侧壁且所述第二裸片具有第二侧壁；封装体，其环绕所述第一裸片及所述第二裸片且包括第一表面;介电层，其覆盖所述第一钝化层的至少一部分及所述第二钝化层的至少一部分，且进一步覆盖所述第一裸片与所述第二裸片之间的所述封装体，其中所述介电层包括:邻近于所述第一钝化层、所述第二钝化层及所述封装体的第二表面;及与所述第一表面对立的第三表面;及重布线层，其电连接至所述第一接垫及所述第二接垫且置放于所述介电层的所述第三表面上方。
【附图说明】
[0006]图1为根据本发明的第一实施例的半导体装置的横截面图。
[0007]图2为图1中的部分“A”的放大图。
[0008]图3A、图3B、图3C、图3D、图3E、图3F、图3G、图3H、图31、图3J、图3K及图3L为展示制造根据本发明的第一实施例的半导体装置的方法的横截面图。
[0009]图4为根据本发明的第一实施例的半导体装置的仰视图。
[0010]图5为包含根据本发明的第一实施例的半导体装置的半导体封装结构的横截面图。
[0011]图6为根据本发明的第二实施例的半导体装置的横截面图。
[0012]图7为图6中的部分“A”的放大图。
[0013]图8A、图8B、图8C、图8D、图8E、图8F、图8G、图8H、图81、图8J、图8K及图8L为展示制造根据本发明的第二实施例的半导体装置的方法的横截面图。
[0014]图9为根据本发明的第二实施例的半导体装置的仰视图。
[0015]图10为包含根据本发明的第二实施例的半导体装置的半导体封装结构的横截面图。
【具体实施方式】
[0016]以下定义适用于关于本发明的一些实施例所描述的方面中的一些。此等定义同样可在本文中详细描述。
[0017]如本文中所使用，除非上下文另外清晰指示，否则单数术语“一(a/an)”及“所述”包含多个参照物。因此，举例来说，除非上下文另外清晰指示，否则对裸片的参考可包含多个裸片。
[0018]如本文中所使用，术语“邻近”是指靠近或邻接。邻近组件可彼此间隔开或可彼此实际或直接接触。在一些情况下，邻近组件可彼此连接或可彼此一体式形成。
[0019]如本文中所使用，例如“内”、“内部”、“外”、“外部”、“顶部”、“底部”、“前面”、“背面”、“上部”、“向上”、“下部”、“向下”、“垂直”、“垂直地”、“侧向”、“侧向地”、“上方”及“下方”的相对术语是指组件集合相对于彼此(例如，根据图式)的定向，但并不要求那些组件在制造或使用期间的特定定向。
[°02°]如本文中所使用，术语“连接(connect)”、“已连接”及“连接(connect1n)”是指操作耦接或链接。已连接组件可直接耦接至彼此或可间接耦接至彼此(例如，经由另一组件集合)。
[0021]如本文中所使用，术语“约”、“实质上”及“实质”是指相当大程度或范围。当结合事件或情形使用时，所述术语可指事件或情形准确出现的情况以及事件或情形近似出现的情况(例如考虑到本文中所描述的制造方法的典型容差水平)。举例来说，术语可指小于或等于±10%，例如小于或等于±5%、小于或等于±4%、小于或等于±3%、小于或等于±2%、小于或等于± I %、小于或等于±0.5%、小于或等于±0.1%或小于或等于±0.05%。
[0022]另外，有时在本文中按范围格式呈现量、比率及其它数值。应理解，此范围格式是出于便利及简洁而使用，且应灵活地理解为包含如范围极限所明确指定的数值，且也包含涵盖于所述范围内的所有个别数值或子范围，如同明确地指定每一数值及子范围一般。
[0023]图1为根据本发明的第一实施例的半导体装置100的横截面图。半导体装置100包括第一裸片1、第二裸片2、环绕第一裸片I及第二裸片2的封装体3、介电层40、41、42、43，及布置于第一裸片I及第二裸片2上方的重布线层50、51、52。半导体装置100进一步包括电连接至重布线层50、51、52的球下金属层61、62及分别附接至球下金属层61、62的焊球81、82。
[0024]第一裸片I具有第一接垫11、第三接垫13及布置于第一接垫11及第三接垫13上方的第一钝化层12。另外，第一钝化层12具有两个孔隙17、19，且第一接垫11及第三接垫13暴露于孔隙17、19中。同样地，第二裸片2具有第二接垫21、第四接垫23及布置于第二接垫21及第四接垫23上方的第二钝化层22。另外，第二钝化层22具有两个孔隙27、29，且第二接垫21及第四接垫23暴露于孔隙27、29中。第一裸片I包括第一侧壁15且第二裸片2包括第二侧壁25。第一裸片I的第一侧壁15与第二裸片2的第二侧壁25之间的距离约为100微米(μπι)或小于ΙΟΟμπι。举例来说，第一裸片I的第一侧壁15与第二裸片2的第二侧壁25之间的距离可小于ΙΟΟμπι、小于90μηι、小于80μηι、小于70μηι、小于60μηι或小于50μηι。第一裸片I及第二裸片2可并不沿着相同水平面或平面置放。举例来说，如图1中所展示，第一裸片I定位为高于第二裸片
2。另外，第一裸片I及第二裸片2可具有相同类型(亦即，相同集成电路设计)，或替代地可具有不同类型(亦即，不同集成电路设计)。另外，第一裸片I及第二裸片2可具有类似大小或不同大小。
[0025]封装体3经布置以环绕第一裸片I及第二裸片2以便围封第一裸片I及第二裸片2的周边边缘。具体言的，如图1中所展示，第一裸片I与第二裸片2之间的间隔填充有封装体3。此外，封装体3具有第一表面31。封装体3的材料包括复合材料(例如，包含环氧树脂及S12填料的复合材料)；S12填料的大小通常介于自约IΟμπι至约IΟΟμπι的范围内，因此第一表面31不均勾且具有介于自约50奈米(nm)至约I OOnm的范围内的高表面粗糙度值。
[0026]图2为图1中的部分“A”的放大图。如图1及图2中所展不，第一介电层40布置于第一裸片1、第二裸片2及封装体3上方。第一介电层40覆盖第一裸片I的第一钝化层12的一部分、第二裸片2的第二钝化层22的一部分及封装体3。特定来说，第一介电层40具有第二表面401及第三表面402，其中第三表面402与第二表面401对立。另外，第三表面402具有三个不同部分(参见图2)，其为实质上布置于封装体3上方的第一部分402a、实质上布置于第一钝化层12上方的第二部分402b及实质上布置于第二钝化层22上方的第三部分402c。此外，第一钝化层12具有第四表面123且第二钝化层22具有第五表面223。第一介电层40的第二表面401邻近于封装体3的第一表面31。第一介电层40也邻近于第一裸片I的第一钝化层12的第四表面123及第二裸片2的第二钝化层22的第五表面223。
[0027]如图2中所展示，第一介电层40的第三表面402的第一部分402a与封装体3的第一表面31之间的距离Hl大于第一介电层40的第三表面402的第二部分402b与第一钝化层12的第四表面123之间的距离H2，且距离Hl大于第一介电层40的第三表面402的第三部分402c与第二钝化层22的第五表面223之间的距离H3。在此实施例中，H2或H3中的一或两者的距离至少为约5μπι或大于约5μπι，且H1-H2或H1-H3的值不大于或小于约ΙΟμπι。另外，如上文所提及，第一裸片I及第二裸片2可并不沿着相同水平面或平面置放:第一钝化层12的第四表面123与封装体3的第一表面31之间的距离Η4可不等于第二钝化层22的第五表面223与封装体3的第一表面31之间的距离Η5。
[0028]介电层40优选为并不包含S12填料的环氧树脂基底或阻焊剂。由于介电层40中不包括S12填料，介电层40具有在约Uim至约5μπι范围内的低表面粗糙度值。因此，介电层40的低表面粗糙度值将会小于封装体3的高表面粗糙度值。亦即，介电层40比封装体3更平滑，此情况提供了避免第一重布线层50在延伸于第一介电层40的第一表面402上时容易地分层或断裂的优势。
[0029]另外，第一介电层40的热膨胀系数为约65X 10—6/°C，其大约等于封装体3的热膨胀系数，因此将减少半导体装置100的翘曲。
[0030]第一重布线层50置放于第一介电层40、第一裸片I及第二裸片2上方，但并不接触封装体3。优选地，第一重布线层50具有约3μπι或小于3μπι的厚度。参考图1，第一重布线层50的一部分经布置以电连接至第一裸片I的第一接垫11及第二裸片2的第二接垫21:第一重布线层50的部分附接至第一接垫11及第二接垫21，并横跨邻近于填充于第一裸片I与第二裸片2之间的封装体3的第一钝化层12及第二钝化层22的部分而延伸。第一重布线层50的部分进一步横跨置放于填充于第一裸片I与第二裸片2之间的封装体3上方的第一介电层40的一部分延伸。特定来说，电连接第一裸片I的第一接垫11与第二裸片2的第二接垫21的第一重布线层50的部分延伸于第一介电层40的第三表面402上而非封装体3的第一表面31上。换句话说，第一重布线层50的部分与封装体3间隔开。如上文所提及，归因于第一介电层40的材料特性，第一介电层40的第三表面402的低表面粗糙度值小于封装体3的第一表面31的高表面粗糙度值。因此，图1及图2中所说明的配置减少第一重布线层50将分层或断裂的可能性。
[0031]第一重布线层50进一步包含分别附接至孔隙19中的第三接垫13及孔隙29中的第四接垫23并延伸至第一钝化层12的第四表面123及第二钝化层22的第五表面223上的额外部分。此等额外部分也并不接触封装体3。
[0032]第二介电层41布置于第一介电层40、第一重布线层50、第一钝化层12及第二钝化层22上。第二介电层41的材料可类似于或不同于第一介电层40的材料。
[0033]第二重布线层51布置于第二介电层41及第一重布线层50上且电连接至第一重布线层50。特定来说，第二重布线层51的部分堆栈于附接至第一裸片I的第二接垫13及第二裸片2的第四接垫23的第一重布线层50的部分上。第二重布线层51用作接地层。
[0034]第三介电层42布置于第二介电层41上且暴露第二重布线层51的部分。第三介电层42的材料可类似于或不同于第一介电层40或第二介电层41的材料。
[0035]第三重布线层52布置于第三介电层42及第二重布线层51上，且分别电连接至第一及第二重布线层50、51。特定来说，第三重布线层52的部分堆栈于第二重布线层51的部分上，第二重布线层的部分又堆栈于第一重布线层50的部分上。如图1中所展示，第三重布线层52电连接至孔隙19中的第三接垫13及孔隙29中的第四接垫23，且因此电连接至第一裸片I及第二裸片2。
[0036]第四介电层43布置于第三介电层42上且暴露第三重布线层52的部分。第四介电层43的材料可类似于或不同于第一介电层40、第二介电层41或第三介电层42的材料。
[0037]球下金属层61、62布置于第四介电层43及第三重布线层52的所暴露部分上，且分别电连接至第一、第二及第三重布线层50、51、52。焊球81及82分别附接至球下金属层61、
62ο
[0038]参考图1及图2，钝化层12部分覆盖第一接垫11及第三接垫13，从而在第一钝化层12的第四表面123与封装体3的第一表面31之间形成一段差距离Η4。如果重布线层50被直接置放于封装体3上，则距离Η4(尤其结合封装体3的不同材料性质及粗糙表面)可导致分层。为缓解此问题，第一介电层40部分覆盖钝化层12及封装体3。
[0039]如上文所描述，距离Hl介于第一介电层40的第三表面402的第一部分402a与封装体3的第一表面31之间；距离H2介于第一介电层40的第三表面402的第二部分402b与第一钝化层12的第四表面123之间；且距离H4介于第一钝化层12的第四表面123与封装体3的第一表面31之间。距离Hl大于距离H4，因此介电层40填满钝化层12的第四表面123与封装体3的第一表面31之间的段差部。距离Hl也大于距离H2。
[0040]形成于第一钝化层12的第四表面123与第一介电层40的侧表面405之间的角度α将大于约90度，优选为约110度至约140度。第一介电层40的侧表面405形成于第一介电层40的第二表面401与第三表面402之间。大于90度的角度α进一步缓解重布线层50的分层或断裂。[0041 ]第一介电层40的一部分并不接触第一重布线层50;第一介电层40的侧表面405与第一重布线层50的侧表面501之间存在距离dl。距离dl进一步缓解归因于应力的分层。
[0042]介电层40的第三表面402的平面度大于约90%，其中经由方程式100X [l-tl/t2](% )或100 X [ l-t3/t4] ( % )获得第一介电层40的平面度，其中tl表示介电层40的第三表面402的第一部分402a与第二部分402b之间的距离;t2表示第一钝化层12的第四表面123与第一介电层40的第二表面401之间的距离;t3表示介电层40的第三表面402的第一部分402a与第三部分402c之间的距离;且t4表示第二钝化层22的第五表面223与第一介电层40的第二表面401之间的距离。如图2中所展示，tl小于t2及/或t3小于t4。第一介电层40的平面度值愈大，第一介电层40的第三表面402变化愈小。大体来说，第一介电层40的第三表面402的变化受第一介电层40的第二表面401的变化影响。然而，在一些实施例中，归因于第一介电层40的材料特性，第一介电层40的第三表面402的变化可不受第一介电层40的第二表面401的变化影响。第一介电层40的材料特性的优势为提供平滑表面以供第一重布线层50在第一介电层40上延伸，且因此可避免第一重布线层50自钝化层12的第四表面123与封装体3的第一表面31之间的段差部分层。
[0043]总而言之，第一重布线层50部分覆盖钝化层12及第一介电层40。电连接至第一裸片I及第二裸片2的第一重布线层50的部分附接至孔隙17中的第一接垫11，并横跨第一钝化层12的第四表面123及置放于封装体3上的第一介电层40的第三表面402延伸。如上文所提及，由于封装体3的材料含有不同大小的填料，因此第一表面31不均匀且具有在约50nm至约10nm范围内的表面粗糙度值。如果不存在第一介电层40，则电连接至第一裸片I及第二裸片2的第一重布线层50的部分将直接延伸于封装体3的第一表面31上且将归因于不均匀的第一表面31而容易地剥落及断裂。然而，如本发明中所描述，第一介电层40覆盖封装体3的第一表面31且提供具有在约Inm至约1nm范围内的表面粗糙度值的更平滑第三表面402。因此，延伸于第一介电层40的第三表面402上的第一重布线层50的部分将较不易于分层及断裂。另外，如果不存在第一介电层40，则电连接至第一裸片I及第二裸片2的第一重布线层50的部分将在段差处具有不当曲率，且第一重布线层50将较容易地剥落及断裂。然而，如本发明中所描述，覆盖填充于第一裸片I与第二裸片2之间的封装体3的第一介电层40的部分提供具有平缓斜率的侧面，从而甚至更不易于分层及断裂。
[0044]图3A至图3L为展示制造根据本发明的实施例的半导体装置100的方法的横截面图。
[0045]参考图3A，提供载体7并邻近于载体7的顶表面71定位粘附层72。
[0046]参考图3B，邻近于粘附层72定位第一裸片I及第二裸片2。第一裸片I的第一钝化层12及第二裸片2的第二钝化层22实质上面向粘附层72。第一裸片I的第一钝化层12具有两个孔隙17、19且第二裸片2的第二钝化层22具有两个孔隙27、29。因此，第一裸片I的第一接垫11及第三接垫13以及第二裸片2的第二接垫21及第四接垫23可部分暴露于各别孔隙17、19、27、29中。归因于第一裸片I及第二裸片2的重量，其在定位于粘附层72上时下沉至粘附层72中。此外，如此实施例中所说明，第一裸片I的重量大于第二裸片2的重量，且因此第一裸片I的位置低于第二裸片2的位置。在其它实施例中，第一裸片I的重量相同于或大于第二裸片2的重量，但第一裸片I的位置可归因于制程低于第二裸片2的位置。
[0047]参考图3C，通过封装体3覆盖第一裸片I及第二裸片2;借此，封装体3环绕第一裸片I及第二裸片2。
[0048]参考图3D，通过热处理移除载体7。
[0049]参考图3E，通过热处理移除粘附层72。
[0050]参考图3F，形成第一介电层40以覆盖封装体3并覆盖第一裸片I的第一钝化层12及第二裸片2的第二钝化层22的部分。第一介电层40进一步邻近于第一裸片I的第一钝化层12的第四表面123及第二裸片2的第二钝化层22的第五表面223。第一介电层40的第二表面401邻近于封装体3的第一表面31。第一介电层40的第三表面402的表面粗糙度小于封装体3的第一表面31的表面粗糙度。
[0051]参考图3G，提供第一重布线层50，其中第一重布线层50的一部分经布置以电连接至第一裸片I的第一接垫11及第二裸片2的第二接垫21，且第一重布线层50的其它部分经布置以电连接至孔隙19中的第一裸片I的第三接垫13及孔隙29中的第二接垫2的第四接垫23。电连接至第一裸片I的第一接垫11及第二裸片2的第二接垫21的第一重布线层50的部分附接至第一接垫11及第二接垫21，并横跨邻近于填充于第一裸片I与第二裸片2之间的封装体3的第一钝化层12及第二钝化层22的部分延伸，且进一步横跨置放于填充于第一裸片I与第二裸片2之间的封装体3上方的第一介电层40的一部分延伸。
[0052]第一重布线层50的材料可为金属、金属合金或另一导电材料。
[0053]参考图3H，可类似于或不同于第一介电层40的第二介电层41分别布置于第一介电层40、第一重布线层50以及第一及第二钝化层12、22上。
[0054]参考图31，第二重布线层51布置于第二介电层41上且附接至第一重布线层50。特定来说，第二重布线层51的部分堆栈于附接至第一裸片I的第二接垫13及第二裸片2的第四接垫23的第一重布线层50的部分上。第二重布线层51的材料可为金属、金属合金或另一导电材料。
[0055]参考图3J，可类似于或不同于第一介电层40或第二介电层41的第三介电层42布置于第二介电层41及第二重布线层51上。
[0056]参考图3K，第三重布线层52布置于第三介电层42上且附接至第二重布线层51。以此方式，第三重布线层52分别电连接至第一及第二重布线层50、51。特定来说，第三重布线层52的部分堆栈于第二重布线层51的部分上，第二重布线层的部分又堆栈于第一重布线层50的部分上。如图3K中所展示，第三重布线层52电连接至孔隙19中的第三接垫13及孔隙29中的第四接垫23，且因此分别电连接至第一裸片I及第二裸片2。第三重布线层52的材料可为金属、金属合金或另一导电材料。
[0057]参考图3L，可类似于或不同于第一介电层40、第二介电层41或第三介电层42的第四介电层43布置于第三介电层42及第三重布线层52上。球下金属层61、62布置于第四介电层43上且附接至第三重布线层52，且因此分别电连接至第一、第二及第三重布线层50、51、52。另外，焊球81及82分别附接至两个球下金属层61、62。
[0058]图4为例如图1中所展示的半导体装置100的仰视图。
[0059]在图4中所展示的实施例中，沿着第一裸片I的第一侧壁15的长度LI约为10毫米(mm)、沿着第二裸片2的第二侧壁25的长度L2约为20mm，且第一裸片I的第一侧壁15与第二裸片2的第二侧壁25之间的距离Dl约为ΙΟΟμπι。因此，LI与Dl的比及L2与Dl的比大于100。另夕卜，第一重布线层(亦即，重布线层50)可在第一裸片I与第二裸片2之间的窄区域(图4中的部分B)中提供大于1000个连接。
[0060]图5为包含根据本发明的一个实施例的半导体装置的半导体封装结构的横截面图。
[0061]图5说明包括半导体装置100及衬底9的半导体封装结构110，其中半导体装置100通过焊球81及82附接至衬底9。衬底9为封装衬底，其可为(例如)金属、陶瓷、玻璃强化环氧树脂(例如，FR4)、聚酰亚胺、硅或双顺丁烯二酰亚胺/三嗪(BT)树脂。
[0062]图6为根据本发明的第二实施例的半导体装置100’的横截面图。半导体装置100’包括第一裸片I’、第二裸片2’、环绕第一裸片I’及第二裸片2’的封装体3’、介电层40’、41’、42’、43’、重布线层50’、51 ’、52 ’、电连接至重布线层50 ’、51 ’、52’的球下金属层61 ’、62’，及分别附接至球下金属层61 ’、62 ’的焊球81 ’、82 ’。
[0063]第一裸片I’具有第一接垫11 ’及第三接垫13 ’，及布置于第一接垫11 ’及第三接垫13’上方的第一钝化层12’。另外，第一钝化层12’包含第一接垫11’及第三接垫13’分别经由其暴露的两个孔隙17’、19’。同样地，第二裸片2’具有第二接垫21’及第四接垫23’，及布置于第二接垫21 ’及第四接垫23 ’上方的第二钝化层22 ’。另外，第二钝化层22 ’包含第二接垫21’及第四接垫23’分别经由其暴露的两个孔隙27’、29’。第一裸片I’包括第一侧壁15’且第二裸片2 ’包括第二侧壁25 ’。第一裸片I ’的第一侧壁15 ’与第二裸片2 ’的第二侧壁25 ’之间的距离约为ΙΟΟμπι或小于ΙΟΟμπι。举例来说，第一裸片I’的第一侧壁15’与第二裸片2’的第二侧壁25 ’之间的距离可小于10041]1、小于9041]1、小于8041]1、小于7041]1、小于6041]1或小于5041]1。第一裸片I’及第二裸片2’可并不沿着相同水平面或平面置放。举例来说，如图6中所展示，第一裸片I’定位为高于第二裸片2’。另外，第一裸片I’及第二裸片2’可具有相同类型(亦即，相同集成电路设计)或替代地可具有不同类型(亦即，不同集成电路设计)。另外，第一裸片
I’及第二裸片2 ’可具有类似大小或不同大小。
[0064]封装体3’经布置以环绕第一裸片I’及第二裸片2’以便围封第一裸片I’及第二裸片2’的周边边缘。具体言的，如图6中所展示，第一裸片I’与第二裸片2’之间的间隔填充有封装体3 ’。封装体3 ’具有第一表面31 ’。封装体3 ’的材料包括包含环氧树脂及S12填料的复合材料，且S12填料的大小通常介于自约ΙΟμπι至约ΙΟΟμπι的范围内，因此第一表面31’不均勾且具有介于自约50]11]1至100111]1的范围内的表面粗糙度值。
[0065]图7为图6中的部分“Α”的放大图。如图6及图7中所展示，第一介电层40’布置于第一裸片I’、第二裸片2’及封装体3’上方。如图6中所展示，第一介电层40’覆盖第一裸片I’的整个第一钝化层12 ’、第二裸片2 ’的整个第二钝化层22 ’及封装体3 ’ ο第一介电层40 ’具有第二表面401’及第三表面402’，其中第三表面402’与第二表面401’对立。第三表面402’具有三个不同部分:布置于封装体3’上方的第一部分402a’、布置于第一钝化层12’上方的第二部分402b’，及布置于第二钝化层22’上方的第三部分402c’。第一钝化层12’具有第四表面123 ’且第二钝化层22 ’具有第五表面223 ’。第一介电层40 ’的第二表面401 ’邻近于封装体3 ’的第一表面31’。第一介电层40’进一步邻近于第一裸片I’的第一钝化层12’的第四表面123 ’及第二裸片2 ’的第二钝化层22 ’的第五表面223 ’。
[0066]如图7中所展示，第一介电层40’的第三表面402 ’的第一部分402a ’与封装体3 ’的第一表面31 ’之间的距离Hl ’大于第一介电层40 ’的第三表面402 ’的第二部分402b ’与第一钝化层12’的第四表面123’之间的距离H2’。另外，距离ΗΓ大于第一介电层40’的第三表面402 ’的第三部分402c ’与第二钝化层22 ’的第五表面223 ’之间的距离H3 ’。在一些实施例中，距离H2 ’及/或H3 ’至少为约5μπι或大于约5μπι，且Hl ’ -Η2 ’或Hl ’-Η3 ’的差不大于或小于约10μm。另外，如上文所提及，第一裸片I ’及第二裸片2 ’可不沿着相同水平面或平面置放；因此第一钝化层12’的第四表面123’与封装体3’的第一表面31’之间的距离H4’可不等于第二钝化层22’的第五表面223’与封装体3’的第一表面31’之间的距离H5’。如图6中所展示，第一介电层40’延伸至孔隙17’、19’、27’、29’中，通过使用牵拉制程实现此情况。
[0067]第一介电层40’优选为并不包含S12填料的环氧树脂基底或阻焊剂。由于介电层40 ’中缺失S12填料，介电层40 ’具有在约Ιμπι至约5μπι范围内的表面粗糙度值。如将认识到，介电层40’的表面粗糙度值因此通常小于封装体3’的表面粗糙度值。亦即，介电层40’比封装体3 ’更平滑，借此避免第一重布线层50 ’当延伸于第一介电层40 ’的第一表面402 ’上时容易地分层或断裂。
[0068]另外，第一介电层40’的热膨胀系数为约65 X 10—6/°C，其大约等于封装体3 ’的热膨胀系数，因此将减少半导体装置100 ’的翘曲。
[0069]第一重布线层50’置放于第一介电层40’、第一裸片I’及第二裸片2’上方，但并不接触封装体3’。优选地，第一重布线层50’具有约3μπι或小于3μπι的厚度。参考图6，第一重布线层50’的一部分经布置以电连接至第一裸片I’的第一接垫11’及第二裸片2’的第二接垫21’。第一重布线层50’的部分附接至第一接垫11’及第二接垫21’，并横跨置放于填充于第一裸片I’与第二裸片2’之间的封装体3’上方的第一介电层40’的一部分而延伸。特定来说，电连接至第一裸片I’的第一接垫11 ’及第二裸片2 ’的第二接垫21 ’的第一重布线层50 ’的部分延伸于布置于填充于第一裸片I’与第二裸片2 ’之间的封装体3 ’上方的第一介电层40 ’的第三表面402 ’上，而非延伸于填充于第一裸片I ’与第二裸片2 ’之间的封装体3 ’的第一表面31’上。换句话说，第一重布线层50’的部分与封装体3’间隔开。如上文所提及，归因于第一介电层40 ’的材料特性，第一介电层40 ’的第三表面402 ’的表面粗糙度值小于封装体3 ’的第一表面31 ’的表面粗糙度值。以此方式，第一重布线层50 ’当延伸于第一介电层40 ’的第三表面402 ’上时将不容易分层或断裂。
[0070]第一重布线层50’的其它部分附接至孔隙19’中的第三接垫13’及孔隙29’中的第四接垫23’。
[0071]第二介电层41’布置于第一介电层40’及第一重布线层50’上。第二介电层41’的材料可类似于或不同于第一介电层40 ’的材料。
[0072]第二重布线层51’布置于第二介电层41’上并附接至第一重布线层50’，且因此电连接至第一重布线层50’。特定来说，第二重布线层51’的部分堆栈于附接至第一裸片I’的第二接垫13’及第二裸片2’的第四接垫23’的第一重布线层50’的部分上。第二重布线层51用作接地层。
[0073]第三介电层42’布置于第二介电层41’上。第三介电层42’的材料可类似于或不同于第一介电层40’或第二介电层41 ’的材料。
[0074]第三重布线层52’布置于第三介电层42’上并附接至第二重布线层51’，且因此分别电连接至第一重布线层50’及第二重布线层51’。特定来说，第三重布线层52’的部分堆栈于第二重布线层51’的部分上，第二重布线层的部分又堆栈于第一重布线层50’的部分上。如图6中所展示，第三重布线层52’电连接至孔隙19’中的第三接垫13’及孔隙29’中的第四接垫23’，且因此分别电连接至第一裸片I’及第二裸片2’。
[0075]第四介电层43’布置于第三介电层42’上。第四介电层43’的材料可类似于或不同于第一介电层40’、第二介电层41’或第三介电层42’的材料。球下金属层61’、62’布置于第四介电层43上并附接至第三重布线层52’，且因此分别电连接至第一、第二及第三重布线层50’、51’、52 ’。焊球81’及82’分别附接至凸块金属层61 ’、62’。
[0076]第一介电层40’完全覆盖钝化层12 ’及封装体3 ’。如上文所陈述，距离Hl ’介于第一介电层40 ’的第三表面402 ’的第一部分402a ’与封装体3 ’的第一表面31 ’之间；距离H2 ’介于第一介电层40 ’的第三表面402 ’的第一部分402b ’与第一钝化层12 ’的第四表面123 ’之间；且距离H4’介于第一钝化层12’的第四表面123’与封装体3’的第一表面31’之间。距离H1’大于距离H4’，因此介电层40填满钝化层12’的第四表面123’与封装体3’的第一表面31’之间的段差。距离H1’也大于距离H2’。
[0077]介电层40’的第三表面402’的平面度大于约90%，其中经由方程式100X [Ι-tl’/t2’](%)或100X[l-t3’/t4’](%)获得第一介电层40’的平面度，其中tl’表示介电层40’的第三表面402 ’的第一部分402a ’与第二部分402b ’之间的距离;t2 ’表示第一钝化层12 ’的第四表面123’与介电层40’的第二表面401’之间的距离；t3’表示介电层40’的第三表面402 ’的第一部分402a ’与第三部分402c ’之间的距离;且丨4 ’表示第二钝化层22 ’的第五表面223’与介电层40’的第二表面401’之间的距离。如图7中所展示，tl’小于t2’且t3’小于t4’。第一介电层40 ’的平面度值愈大，第一介电层40 ’的第三表面402 ’变化愈小。大体来说，第一介电层40 ’的第三表面402 ’的变化受第一介电层40 ’的第二表面401 ’的变化影响。然而，归因于第一介电层40 ’的材料特性，第一介电层40 ’的第三表面402 ’的变化可不受第一介电层40 ’的第二表面401 ’的变化影响。第一介电层40 ’的材料特性的优势为提供平滑表面以供第一重布线层50’在介电层40’上延伸;且因此可避免第一重布线层50’自钝化层12’的第四表面123 ’与封装体3 ’的第一表面31 ’之间的段差分层。
[0078]电连接至第一裸片I’及第二裸片2 ’的第一重布线层50 ’的部分附接至孔隙17 ’中的第一接垫11’，并横跨第一钝化层12’的第四表面123’及置放于封装体3’上的第一介电层40’的第三表面402’延伸。如上文所提及，由于封装体3’的材料含有不同大小的填料，因此第一表面31’不均匀且具有在约50nm至约10nm范围内的表面粗糙度值。如果不存在第一介电层40’，则电连接至第一裸片I’及第二裸片2 ’的第一重布线层50 ’的部分将直接延伸于封装体3’的第一表面31’上且将归因于不均匀第一表面31’而容易地剥落及断裂。相反地，在图6及图7的实施例中，第一介电层40’覆盖封装体3’的第一表面31’且提供具有在约Inm至约1nm范围内的较低表面粗糙度值的更平滑第三表面402 ’。因此，延伸于第一介电层40 ’的第三表面402 ’上的第一重布线层50 ’的部分将不容易分层。
[0079]另外，如果并不存在第一介电层40’，则电连接至第一裸片I’及第二裸片2 ’的第一重布线层50’的部分将在段差处具有不当曲率且第一重布线层50’将更容易剥落及断裂。相反地，在图6及图7的实施例中，覆盖填充于第一裸片I’与第二裸片2’之间的封装体3’的第一介电层40 ’的部分提供具有平缓斜率的侧面。以此方式，电连接至第一裸片I’及第二裸片
2’的第一重布线层50 ’的部分将不具有不当曲率且将并不容易分层或断裂。
[0080]图8A至图8L为展示制造半导体装置100’的方法的横截面图。[0081 ]参考图8A，提供载体7 ’且邻近于载体7 ’的顶表面71 ’定位粘附层72 ’。
[0082]参考图SB，邻近于粘附层72’定位第一裸片I’及第二裸片2’。第一裸片I’的第一钝化层12’及第二裸片2’的第二钝化层22’面向粘附层72’。第一裸片I’的第一钝化层12’具有两个孔隙17’、19’，且第二裸片2’的第二钝化层22’具有两个孔隙27’、29’。因此，第一裸片I’的第一接垫11’及第三接垫13’以及第二裸片2’的第二接垫21’及第四接垫23’可部分暴露于孔隙17’、19’、27’、29’中。分别归因于第一裸片I’及第二裸片2’的重量，其在定位于粘附层72’上时下沉至粘附层72’中。在图SB中所展示的实施例中，第一裸片I’的重量大于第二裸片2’的重量，且因此第一裸片I’的位置低于第二裸片2’的位置。在其它实施例中，第一裸片I’的重量可相同于或大于第二裸片2 ’的重量，但第一裸片I’的位置可归因于制程而低于第二裸片2’的位置。
[0083]参考图SC，通过封装体3’覆盖第一裸片I ’及第二裸片2 ’ ；借此封装体3 ’环绕第一裸片I’及第二裸片2’。
[0084]参考图8D，通过热处理移除载体7’。
[0085]参考图8E，通过热处理移除粘附层72’。
[0086]参考图8F，形成第一介电层40’以覆盖封装体3’、第一裸片I’的整个第一钝化层12 ’及第二裸片3 ’的整个第二钝化22 ’。第一介电层40 ’的第二表面401 ’邻近于第一裸片I ’的第一钝化层12 ’的第四表面123 ’、第二裸片2 ’的第二钝化层22 ’的第五表面223 ’及封装体
3’的第一表面31’。另外，第一介电层40 ’的第三表面402 ’的表面粗糙度小于封装体3 ’的第一表面31’的表面粗糙度。如图8F中所展示，第一介电层40’延伸至孔隙17’、19’、27’、29’中。
[0087]参考图SG，提供第一重布线层50’，其中第一重布线层50’的一部分经布置以电连接至第一裸片I’的第一接垫11’及第二裸片2’的第二接垫21’。第一重布线层50’的其它部分经布置以附接并电连接至第一裸片I’的第三接垫13’及第二接垫2’的第四接垫23’。电连接至第一裸片I’的第一接垫11 ’及第二裸片2 ’的第二接垫21 ’的第一重布线层50 ’的部分附接至第一接垫11’及第二接垫21’，并横跨置放于填充于第一裸片I’与第二裸片2 ’之间的封装体3 ’上方的第一介电层40 ’的一部分而延伸。
[0088]参考图8H，可类似于或不同于第一介电层40’的第二介电层41’布置于第一介电层
40’及第一重布线层50’上。
[0089]参考图81，第二重布线层51’布置于第二介电层41’上并附接至第一重布线层50’。特定来说，第二重布线层51’的部分堆栈于附接至第一裸片I’的第二接垫13’及第二裸片2’的第四接垫23 ’的第一重布线层50 ’的部分上。
[0090]参考8J，可类似于或不同于第一介电层40’或第二介电层41’的第三介电层42’布置于第二介电层41’上。
[0091 ]参考8K，第三重布线层52 ’布置于第三介电层42 ’上并附接至第二重布线层51 ’。以此方式，第三重布线层52’分别电连接至第一重布线层50’及第二重布线层51’。特定来说，第三重布线层52 ’的部分堆栈于第二重布线层51 ’的部分上，第二重布线层的部分又堆栈于第一重布线层50 ’的部分上。第三重布线层52 ’电连接至孔隙19 ’中的第三接垫13 ’及孔隙29’中的第四接垫23’，且因此电连接至第一裸片I’及第二裸片2’。
[0092]参考8L，可类似于或不同于第一介电层40’、第二介电层41’或第三介电层42’的第四介电层43’布置于第三介电层42’上。球下金属层61’、62’布置于第四介电层43’上并附接至第三重布线层52’，且因此分别电连接至第一、第二及第三重布线层50’、51’、52’。另外，焊球81’及82’分别附接至球下金属层61 ’、62’。
[0093]图9为例如图6中所展示的半导体装置100’的半导体装置100’的仰视图。
[0094]在图9的实施例中，沿着第一裸片I’的第一侧壁15’的长度LI’约为10mm、沿着第二裸片2 ’的第二侧壁25 ’的长度L2 ’约为20mm，且第一裸片I ’的第一侧壁15 ’与第二裸片2 ’的第二侧壁25’之间的距离D1’约为ΙΟΟμπι。因此，LI’与D1’的比或L2’与D1’的比大于100。另夕卜，第一重布线层50’可在第一裸片I’与第二裸片2’之间的窄区域(图9中的部分B’)中提供大于1000个连接。
[0095]图10为包含根据本发明的另一实施例的半导体装置的半导体封装结构的横截面图。
[0096]图10展示包括半导体装置100’及衬底9’的半导体封装结构110’，其中半导体装置100’通过焊球81’及82’附接至衬底9’。衬底9’为封装衬底，其可为(例如)金属、陶瓷、玻璃强化环氧树脂(例如，FR4)、聚酰亚胺、硅或双顺丁烯二酰亚胺/三嗪(BT)树脂。
[0097]虽然已参考其具体实施例描述本发明，但所属领域的技术人员应理解，在不脱离如随附权利要求书所定义的本发明的真实精神及范围的情况下，可进行各种改变且可取代等效物。另外，可进行许多修改以使特定情形、材料、物质组成、方法或制程适应于本发明的目标、精神及范围。所有所述修改均意图处于此处随附的权利要求书的范围内。特定来说，虽然已参考按特定次序执行的特定操作描述本文中所揭示的方法，但将理解，在不脱离本发明的教示的情况下，可组合、再分，或重新排序这些操作以形成等效方法。因此，除非本文中具体指示，否则操作的次序及分组并非对本发明的限制。
【主权项】
1.一种半导体装置，其包括: 第一裸片，其包括第一接垫及第一钝化层； 第二裸片，其包括第二接垫及第二钝化层，其中所述第一裸片具有第一侧壁且所述第二裸片具有第二侧壁； 封装体，其环绕所述第一裸片及所述第二裸片且包括第一表面； 介电层，其覆盖所述第一钝化层的至少一部分及所述第二钝化层的至少一部分，且进一步覆盖所述第一裸片与所述第二裸片之间的所述封装体，其中所述介电层包括: 第二表面，其邻近于所述第一钝化层、所述第二钝化层及所述封装体;及 第三表面，其与所述第二表面对立;及 重布线层，其电连接至所述第一接垫及所述第二接垫且置放于所述介电层的所述第三表面上方。2.根据权利要求1所述的半导体装置，其中: 所述第一钝化层具有邻近于所述介电层的第四表面； 所述第二钝化层具有邻近于所述介电层的第五表面； 所述封装体的所述第一表面邻近于所述介电层的所述第二表面； 所述介电层的所述第三表面包括三个部分:布置于所述封装体上方的第一部分、布置于所述第一钝化层上方的第二部分及布置于所述第二钝化层上方的第三部分； 所述介电层的所述第三表面的所述第一部分与所述封装体的所述第一表面之间的第一距离大于所述介电层的所述第三表面的所述第二部分与所述第一钝化层的所述第四表面之间的第二距离;且 所述第一距离大于所述介电层的所述第三表面的所述第三部分与所述第二钝化层的所述第五表面之间的第三距离。3.根据权利要求2所述的半导体装置，其中所述第一钝化层的所述第四表面与所述封装体的所述第一表面之间的第四距离不等于所述第二钝化层的所述第五表面与所述封装体的所述第一表面之间的第五距离。4.根据权利要求2所述的半导体装置，其中所述封装体的所述第一表面的第一粗糙度大于所述介电层的所述第三表面的第二粗糙度。5.根据权利要求2所述的半导体装置，其中所述第一钝化层的所述第四表面与所述介电层的侧表面之间的角度大于90度，且其中所述介电层的所述侧表面形成于所述介电层的所述第二表面与所述第三表面之间。6.根据权利要求2所述的半导体装置，其中所述介电层的所述第三表面的所述第一部分与所述第二部分之间的距离小于所述第一钝化层的所述第四表面与所述介电层的所述第二表面之间的距离，或其中所述介电层的所述第三表面的所述第一部分与所述第三部分之间的距离小于所述第二钝化层的所述第五表面与所述介电层的所述第二表面之间的距离。7.根据权利要求2所述的半导体装置，其中所述介电层的所述第三表面的平面度大于90%，且所述介电层的所述第三表面的所述平面度等于100X [l-tl/t2](%)或100X [1-t3/t4](%)，其中 tl表示所述介电层的所述第三表面的所述第一部分与所述第二部分之间的距离； t2表示所述第一钝化层的所述第四表面与所述介电层的所述第二表面之间的距离； t3表示所述介电层的所述第三表面的所述第一部分与所述第三部分之间的距离;且 t4表示所述第二钝化层的所述第五表面与所述介电层的所述第二表面之间的距离。8.根据权利要求1所述的半导体装置，其中所述介电层的热膨胀系数大约等于所述封装体的热膨胀系数。9.根据权利要求1所述的半导体装置，其中所述第一裸片的所述第一侧壁与所述第二裸片的所述第二侧壁之间的距离为ΙΟΟμπι或小于ΙΟΟμπι。10.根据权利要求1所述的半导体装置，其中沿着所述第一裸片的所述第一侧壁的长度为LI，沿着所述第二裸片的所述第二侧壁的长度为L2，且所述第一裸片的所述第一侧壁与所述第二裸片的所述第二侧壁之间的距离为Dl，且L1/D1及L2/D1中的至少一者大于100。11.根据权利要求1所述的半导体装置，其中所述介电层覆盖所述整个第一钝化层及所述整个第二钝化层及所述第一裸片与所述第二裸片之间的所述封装体。12.—种半导体封装，其包括 衬底，及 半导体装置，其安装于所述衬底上，其中所述半导体装置包括: 第一裸片，其包括第一接垫及第一钝化层； 第二裸片，其包括第二接垫及第二钝化层，其中所述第一裸片具有第一侧壁且所述第二裸片具有第二侧壁； 封装体，其环绕所述第一裸片及所述第二裸片且包括第一表面;及重布线层，其电连接至所述第一接垫及所述第二接垫且包括延伸于所述第一裸片的所述第一侧壁与所述第二裸片的所述第二侧壁之间的部分，所述重布线层的所述部分与所述封装体间隔开。13.根据权利要求12所述的半导体封装，所述半导体装置进一步包括: 介电层，其覆盖所述第一钝化层的至少一部分及所述第二钝化层的至少一部分，且进一步覆盖所述第一裸片与所述第二裸片之间的所述封装体，其中所述介电层包括: 第二表面，其邻近于所述第一钝化层、所述第二钝化层及所述封装体;及 第三表面，其与所述第一表面对立。14.根据权利要求13所述的半导体封装，其中: 所述第一钝化层具有邻近于所述介电层的所述第二表面的第四表面； 所述第二钝化层具有邻近于所述介电层的所述第二表面的第五表面； 所述封装体的所述第一表面邻近于所述介电层的所述第二表面； 所述介电层的所述第三表面具有三个部分:布置于所述封装体上方的第一部分、布置于所述第一钝化层上方的第二部分及布置于所述第二钝化层上方的第三部分； 所述介电层的所述第三表面的所述第一部分与所述封装体的所述第一表面之间的第一距离大于所述介电层的所述第三表面的所述第二部分与所述第一钝化层的所述第四表面之间的第二距离;且 所述第一距离进一步大于所述介电层的所述第三表面的所述第三部分与所述第二钝化层的所述第五表面之间的第三距离。15.根据权利要求14所述的半导体封装，其中所述第一钝化层的所述第四表面与所述封装体的所述第一表面之间的第四距离不等于所述第二钝化层的所述第五表面与所述封装体的所述第一表面之间的第五距离。16.根据权利要求14所述的半导体封装，其中所述介电层的所述第三表面的所述第一部分与所述第二部分之间的距离小于所述第一钝化层的所述第四表面与所述介电层的所述第二表面之间的距离，或其中所述介电层的所述第三表面的所述第一部分与所述第三部分之间的距离小于所述第二钝化层的所述第五表面与所述介电层的所述第二表面之间的距离。17.根据权利要求14所述的半导体封装，其中所述介电层的所述第三表面的平面度大于90%，且所述介电层的所述第二表面的所述平面度等于100 X [l-tl/t2] ( % )或100 X [1-t3/t4](%)，其中 tl表示所述介电层的所述第三表面的所述第一部分与所述第二部分之间的距离； t2表示所述第一钝化层的所述第四表面与所述介电层的所述第二表面之间的距离； t3表示所述介电层的所述第三表面的所述第一部分与所述第三部分之间的距离;且 t4表示所述第二钝化层的所述第五表面与所述介电层的所述第二表面之间的距离。18.根据权利要求13所述的半导体封装，其中所述封装体的所述第一表面的第一粗糙度大于所述介电层的所述第三表面的第二粗糙度。19.根据权利要求14所述的半导体封装，其中所述第一钝化层的所述第四表面与所述介电层的侧表面之间的角度大于90度，且其中所述介电层的所述侧表面形成于所述介电层的所述第二表面与所述第三表面之间。20.根据权利要求13所述的半导体封装，其中所述介电层覆盖所述整个第一钝化层及所述整个第二钝化层及所述第一裸片与所述第二裸片之间的所述封装体。
【文档编号】H01L23/31GK105826281SQ201511007865
【公开日】2016年8月3日
【申请日】2015年12月29日
【发明人】蔡崇宣, 谢爵安
【申请人】日月光半导体制造股份有限公司