有源元件及应用其的高压半导体元件的制作方法
【专利摘要】本发明公开了一种有源元件及应用其的高压半导体元件，该高压半导体元件包括一基板、一第一阱具有第一导电态并白基板的表面向下延伸、多个有源元件是彼此相距地形成于基板上，且相邻的有源元件通过一绝缘物而彼此电性绝缘。一有源元件包括一扩散区域掺杂第一导电态的不纯物并白第一阱的一表面向下延伸，一环型栅极形成于扩散区域内，以及具有第二导电态的一轻掺杂区域，轻掺杂区域白扩散区域的一表面向下延伸。其中，轻掺杂区域是偏离于绝缘物的一边缘。
【专利说明】
有源元件及应用其的高压半导体元件
技术领域
[0001] 本发明是有关于一种有源元件及应用此有源元件的一高压半导体元件，且特别是 有关于一种可W支撑高电压操作且无浅沟道隔离边缘效应（化ee Of STI edge issue)的 有源元件和应用此有源元件的高压半导体元件。
【背景技术】
[0002] 在超大规模集成电路（Ve巧-large-scale integration, VLSI)技术中，通常使用 浅沟道隔离（shallow-trench isolation, STI)隔绝有源元件（例如互补式金属氧化物半 导体的晶体管）而定义出通道宽度。然而，相关研究者已经发现STI边缘会对应用元件造 成许多严重问题。
[0003] 图1绘示一种半导体元件的传统布局。半导体元件包括多个有源元件10彼此相距 地设置于一基板上，并皆位于具第一导电态的一第一阱12中，例如NMOS元件的P型阱中。 再者，一轻渗杂区域Qi曲t doping region)具一第二导电态（例如N-)且位于P型阱中 并包围所有的有源元件10和P型阱接点（P-well contact)。相邻的有源元件10是W STI 电性隔离。各有源元件10包括具第一导电态的一扩散区域DIF，一第一接触区域111 (例如 一漏极区域）与一第二接触区域113 (例如一源极区域）分别位于扩散区域DIF内，W及一 多晶娃栅极PG(其上具有一栅极接点115)形成在第一接触区域111和第二接触区域113 之间。对传统的半导体元件而言，存在于相邻有源元件10之间的STI会造成不希望出现的 STI 边缘效应（STI edge issues)。
[0004] 图2是绘示一传统半导体元件的多晶娃栅极及两侧的绝缘物的剖面示意图。一多 晶娃栅极PG是形成于一栅极氧化层G0X，通道135则位于多晶娃栅极PG下方和绝缘物STI 之间。图3A为一典型的低压（LV)NMOS晶体管的Id-Vc特性曲线，其中栅极氧化层GOX厚 度为7QA，W/Lg = 0. 6 y m/0. 4 y m，且运些曲线在一漏极偏压（Vd)O. IV下量测而得。图3B 为一典型的高压化V)NMOS晶体管的Id-Vc特性曲线，其中栅极氧化层GOX厚度为370A，W/ Lg= IOiim/1. 6 ym，且运些曲线在一漏极偏压（Vd)O. IV下量测而得。请参照图1至图3B。 STI边缘通常是半导体元件的"弱点"（如图2中圈选处），会造成不正常的次临界漏电流 (subt虹eshold leakage current)和导致不希望出现的双峰（double hump)次临界Id-Vg 特性曲线（如图3A和图3B中的曲线Process-1所示）。图3A和图3B中，曲线Process-1 代表具双峰漏电流的典型NMOS晶体管的Id-V。特性曲线，曲线Process-2代表具有改良STI 的典型NMOS晶体管的Id-Vc特性曲线，曲线Process-3代表具有改良STI和STI边墙口袋 渗杂（sidewall STI pocket implant)的典型NMOS晶体管的Id-Vg特性曲线。 阳0化]一般而言，STI边缘通常会产生几种非理想状况，例如：（1)在STI边墙上产生棚 偏离化oron segregation)而导致P型阱渗杂损失（p-well dosage loss) ; (2) STI引起的 应力变化（STI imluced stress)会影响临界电压（Vt)的稳定度；W及（3) -些界面陷阱 (inter化Ce trap)或错位会增加漏电流。运些状况会造成不理想的次临界特性和更高的漏 电流问题。虽然，目前经常是应用一 STI边墙口袋渗杂（sidewall STI pocket implant)于 结构的"弱点"处（如图2中圈选处），W在STI边墙处提高局部的阱渗杂并抑制双峰漏电流 (double-hump leakage)(曲线Process-S)，结构仍有缺点，包括：（1)会降低高压NMOS的结 崩溃（junction breakdown)，因为结（轻渗杂NI)在STI边缘处会看到更多的P型阱渗杂， W及（2)当通道宽度尺寸缩小会产生严重的窄通道宽度效应（snarrow-wi化h effect)。因 此，STI边墙口袋渗杂仍然影响了通道渗杂和临界电压的控制。
【发明内容】
[0006] 本发明是有关于一种有源元件及应用其的一高压半导体元件。实施例的有源元 件被设计成可良好支撑高压操作和免于传统半导体元件遭遇到的STI边缘效应（STI edge issues)问题。应用实施例的有源元件的高压半导体元件具有低漏电流和高崩溃电压的特 点。
[0007] 根据一实施例，是提出一种高压半导体元件，包括一基板、一第一阱具有第一导电 态并自基板的表面向下延伸、多个有源元件是彼此相距地形成于基板上，且相邻的有源元 件通过一绝缘物而彼此电性绝缘。一有源元件包括一扩散区域（difTusion region)(有源 区域）渗杂第一导电态的不纯物并自第一阱的一表面向下延伸，一环型栅极（ring gate) 形成于扩散区域内，W及具有第二导电态的一轻渗杂区域Qi曲t doping region),轻渗杂 区域自扩散区域的一表面向下延伸。其中，轻渗杂区域是偏离（offset)于绝缘物的一边 缘。
[0008] 根据一实施例，是提出一种高压半导体元件，包括一基板、一第一阱具有一第一导 电态并自基板的表面向下延伸、多个有源元件是彼此相距地形成于基板上，且相邻的有源 元件通过一绝缘物而彼此电性绝缘。一有源元件包括一扩散区域（有源区域）渗杂第一导 电态的不纯物并自第一阱的一表面向下延伸，一栅极形成于扩散区域内，W及具有第二导 电态的一轻渗杂区域，轻渗杂区域自扩散区域的一表面向下延伸。其中，轻渗杂区域是相应 地位于扩散区域内。
[0009] 根据一实施例，是提出一种有源元件，包括一扩散区域渗杂具第一导电态的不纯 物并形成于一基板中，一环型栅极形成于扩散区域内，具有第二导电态的一轻渗杂区域自 扩散区域的一表面向下延伸，具有第二导电态的一第一接点（first contact)形成于轻渗 杂区域内并偏离于轻渗杂区域的边缘，和具有第二导电态的一第二接点（second contact) 形成于扩散区域内，且第二接点位于被环型栅极所环绕的一第一区域，其中第二接点是偏 离于环型栅极。其中，轻渗杂区域是偏离于扩散区域的一边缘。
[0010] 为了对本发明的上述及其他方面有更佳的了解，下文特举实施例，并配合所附图 式，作详细说明如下。然而，本发明的保护范围当视随附的权利要求范围所界定的为准。
【附图说明】
[0011] 图1绘示一种半导体元件的传统布局。
[0012] 图2是绘示一传统半导体元件的多晶娃栅极及两侧的绝缘物的剖面示意图。
[0013] 图3A为一典型的低压（LV)NMOS晶体管的Id-Vc特性曲线，其中栅极氧化层GOX厚 度为70A，W/Lg = 0. 6 ym/0. 4 ym，且运些曲线在一漏极偏压（Vd)O. IV下量测而得。
[0014] 图3B为一典型的高压化V) NMOS晶体管的Id-Vc特性曲线，其中栅极氧化层GOX厚 度为37〇A,W/Lg = iO ym/1. 6 ym，且运些曲线在一漏极偏压（Vd)O. IV下量测而得。
[0015] 图4为本发明一实施例的一半导体元件布局及有源元件的示意图。
[0016] 图5绘示本发明实施例的有源元件的源极和漏极之间漏极电流的示意图。
[0017] 图6为本发明实施例的一具环型栅极晶体管和一传统MOSFET晶体管布局的Id-Vc 特性曲线。 阳0化]图7为本发明实施例的一 MOS阳T晶体管布局的Id-Vc特性曲线。图7是清楚显 示没有双峰漏电流产生，且实验数值是与理论模型的仿真曲线理想重合。再者，当Vg低于 0. 7V时仅观察到极低的漏电流值。
[0019] 图8为一种NAND闪存的X-译码器畑EC)电路设计。
[0020] 【符号说明】 阳02U 10、20:有源元件
[0022] 12、PW:第一阱
[0023] 111 :第一接触区域
[0024] 113:第二接触区域 阳〇2引 115:栅极接点
[0026] 135 :通道
[0027] 2I :(环型）栅极
[0028] 21-a :第一区域
[0029] 21-b :第二区域
[0030] 22 :轻渗杂区域 阳03U 24:第一接点 阳03引 26 :第二接点 阳〇3引 27 :栅极接点
[0034] STI、30:绝缘物
[0035] 301 :绝缘物的边缘
[0036] Sub :基板
[0037] DIF :扩散区域
[00測 PG :多晶娃栅极
[0039] GOX :栅极氧化层 W40] Lg :通道长度
[0041] Dl :轻渗杂区域偏离于绝缘物边缘的距离
[0042] D2 :第一接点偏离于栅极的距离
[0043] D3 :第一接点偏离于轻渗杂区域边缘的距离
[0044] W :第一区域的宽度 W45] W2 :第一区域的长度
[0046] Iwrner:角落电流
【具体实施方式】
[0047] 在本
【发明内容】
的实施例中，是提出一有源元件及应用其的一高压半导体元件。 实施例的有源元件的设计是可用来充分地支撑高操作电压，通过在一有源区域（active area,即扩散区域）内形成一轻渗杂区域Qi曲t doping region)(例如N-)，其中轻渗杂区 域是偏离（offset)于用W使相邻有源元件电性隔离的绝缘物（例如STI)的一边缘。因此， 应用实施例的半导体元件可W避免因绝缘物边缘效应所造成的有源元件的电性劣化。本发 明的实施例可应用于许多不同态样的高压化V)半导体元件，例如可支撑操作电压高达约 30V的高压半导体元件。本发明并不W某应用态样为限。W下是提出实施例，配合图示W详 细说明本发明所提出的其中一种有源元件及一高压半导体元件的新布局。然而本发明并不 仅限于此。实施例中的叙述，如细部结构、相关元素的尺寸和材料选择等等，仅为举例说明 之用，并非对本发明欲保护的范围做限缩。
[0048] 再者，本发明并非显示出所有可能的实施例。可在不脱离本发明的精神和范围内 对结构和工艺加 W变化与修饰，W符合实际应用的需要。因此，未于本发明提出的其他实施 态样也可能可W应用。再者，图式上的尺寸比例并非按照实际产品等比例绘制。因此，说明 书和图示内容仅作叙述实施例的用，而非作为限缩本发明保护范围之用。
[0049] 图4为本发明一实施例的一半导体元件布局及有源元件的示意图。实施例中，一 半导体元件（例如高压N型金属氧化半导体，HVNMO巧包括一基板Sub,具有一第一导电态 (例如P型）的一第一阱PW，和多个有源元件20是彼此相距地形成于基板Sub的第一阱 PW内。实施例中，两相邻有源元件20之间通过一绝缘物20例如浅沟道隔离（STI)而彼此 电性绝缘。如图4所示，有源元件20之一包括一扩散区域DIF(亦指有源元件20的一有源 区域AA)渗杂第一导电态（例如P型）的不纯物并自第一阱PW的一表面向下延伸，一栅极 (gate) 21形成于扩散区域DIF内，一轻渗杂区域Qi曲t doping region)(如NI) 22具有一 第二导电态（例如N型），且轻渗杂区域22自扩散区域DIF的一表面向下延伸。根据实施 例，轻渗杂区域22是偏离（offset)于绝缘物30的一边缘301有一距离（i. e. Dl)，W避免 STI边缘效应（SIT edge issue)。一实施例中，扩散区域DIF的一边界是相应于绝缘物30 的边缘301。
[0050] 一实施例中，栅极21例如是环状结构，亦可称为环型栅极（ring gate)。如图4所 示，形成于扩散区域DIF内的环型栅极21是相应地位于轻渗杂区域22内并偏离（offset) 于轻渗杂区域22。根据实施例，环型栅极21例如是由多晶娃制成。
[0051] 再者，有源元件20更包括具第二导电态（例如N型）的一第一接点（first contact) 24 (例如源极接点），且第一接点24形成于轻渗杂区域22内并偏离于环型栅极21 一距离（i. e. D2)。一实施例中，第一接点24是位于环型栅极21和轻渗杂区域22的边缘之 间，且偏离于环型栅极21的第一接点24亦偏离于轻渗杂区域22的边缘（i. e. D3)，如图4 所示。
[0052] 实施例中，有源元件20具有一第一区域（first region) 21-a其被环型栅极21所 环绕，和一第二区域（second region)21-b其位于环型栅极21之外。且第二区域21-b是 指轻渗杂区域22和环型栅极21之间的区域。
[0053] 实施例中，有源元件更包括具有第二导电态（例如N型）的一第二接点（second contact)(例如漏极接点）26,且第二接点26形成于扩散区域DIF内，且第二接点26位于 被环型栅极21所环绕的第一区域21-a中。根据实施例，在第一区域21-a中的第二接点26 是偏离于环型栅极21。
[0054] 一实施例中，有源元件包括具有第二导电态的四个第一接点24形成于第二区域 21-b。如图4所示，四个第一接点24可W沿着环型栅极21的侧边分布并偏离于环型栅极 21。例如，若栅极21是如图4绘示的方形环状，则各第一接点24可分别对应环型栅极21 的一侧边，且其位置是偏离于环型栅极21 -距离（i. e. D2)。 阳化5] 再者，有源元件20更包括一栅极接点27,其对应地位于环型栅极21处。然而，栅 极接点27并不限制于图4中所绘示的位置，也可能形成于其他位置，只要栅极接点27能与 栅极21电性连接即可。
[0056] 在制造过程中，在对应第一区域21-a和第二区域21-b的开口形成后，是朗#杂少 量第二导电态（如N-)不纯物的方式于栅极21下方处形成轻渗杂区域22(轻渗杂区域22 范围如图4所示）。接着，定义第一接点24和第二接点26,例如于对应第一区域21-a的开 口处形成适当尺寸的间隔物（spacers,如氧化物）W定义出第二接点26。第一接点24、第 二接点26和栅极接点27的位置决定后，W插塞注入（plug implant)方式渗杂高浓度的第 二导电态不纯物（如N+)于运些接点下方。然而，本发明并不限于此制造方式。如前叙述 的步骤仅为举例说明之用，可视实际应用的条件所需而做适当的调整或变化。
[0057] 根据上述实施例的有源元件20,环型栅极21是位于轻渗杂区域22内，轻渗杂区域 22是位于扩散区域DIF内。有源元件20的轻渗杂区域22是偏离（offset)于绝缘物30的 一边缘301有一距离D1，因此可解决STI边缘效应的问题。再者，位于轻渗杂区域22内的 有源元件20的第一接点24是偏离（offset)于环型栅极21，因此可减少栅极引发漏极漏电 流（gate induced 化ain leakage, GIDL)的崩溃效应。
[005引位于第二区域21-b的第一接点24和位于第一区域21-a的第二接点26例如分 别是做为有源元件20的源极和漏极。再者，有源元件20的环型栅极21具有一通道长度 (channel length,Lg),且通道长度是对应环型栅极21的一宽度。再者，具有第二导电态的 第一接点24是偏离于环型栅极21的通道长度化g)。一实施例中，环型栅极21的通道长度 化g)例如是约1.6 ym。足够的通道长度化g)可W支撑半导体元件的高压操作，避免在高 压操作下产生电荷击穿（punch-t虹OU曲）而损坏有源元件20。
[0059] 实施例中，第一区域21-a在沿着第一方向（如X-方向）具有一宽度W，在沿着第 二方向（如y-方向）具有一长度W2。宽度W和长度W2可W相等或不相等，本发明对此并 没有限制。在一实施例中，宽度W是相等于长度W2,而有效通道宽度则约4W。一实施例中， 宽度W和长度W2皆约1. 7 y m，有效通道宽度则约6. 8 y m( = 4W)。实施例的有源元件20 具有足够的通道宽度可W满足的中屯、的漏极接点和漏极偏移距离的要求。 W60] 图5绘示本发明实施例的有源元件的源极和漏极之间漏极电流的示意图。图5与 图4中相同的元件是沿用相同标号W清楚呈现实施例，实施例的结构细节已记述如前，在 此不再寶述。请同时参照图4和图5。
[0061] 如图5所示，漏极电流自第一接点24 (如源极接点）朝第二接点26 (如漏极接点） 流动。根据实施例的设计，在有源元件20(如晶体管）内并没有STI边缘存在，因此实施例 的元件没有STI边缘效应的问题，也没有双峰漏电流（double-hump leakage)的问题产生。 流动路径较长的角落电流，其有效通道长度等于，因此角落电流不会造成 漏电流。实施例中，轻渗杂区域22(即轻渗杂浅结）是偏离（offset)于绝缘物30的边缘 301，可W减小轻渗杂区域22对STI边缘崩溃的冲击。 阳06引图6为本发明实施例的一具环型栅极晶体管和一传统MOS阳T晶体管布局的Id-Vc 特性曲线。曲线（C)代表传统MOSFET晶体管布局的Id-Vg特性曲线，曲线（R-G)代表实施 例的具环型栅极晶体管的Id-V。特性曲线。由于实施例中轻渗杂区域22是远离STI边缘和 远离应用在STI边墙的"弱点"处的口袋渗杂（sidewall STI pocket implant),因此实施 例的具环型栅极晶体管可W有效提高崩溃电压。 阳06引图7为本发明实施例的一 MOS阳T晶体管布局的Id-Vc特性曲线。图7是清楚显 示没有双峰漏电流产生，且实验数值是与理论模型的仿真曲线理想重合。再者，当Vg低于 0. 7V时仅观察到极低的漏电流值。 W64] 图8为一种NAND闪存的X-译码器狂DEC)电路设计。在NAND闪存的X-译码器 设计中，图8中的元件（1)和（2)是承受了最强的结偏压，因此两元件对整体设计来说是至 关重要的。对元件（1)而言，此空乏型（ctepletion-mode)HVNMOS必须能承受结的化P高电 压。对元件（2)而言，此NMOS必须能承受结的Vdd高电压。而实施例的有源元件具有可降 低GIDL (栅极引起漏极漏电流，gate in化ced化ain leakage)所引起的崩溃，和增加元件 崩溃电压的特点，因此实施例的元件设计特别适合应用于如图8所示的元件（1)和（2)的 设计，W使元件（1)和（2)具有强力的结构而没有STI边缘引起的问题和变异。虽然，元件 (1)和（2)的结构可能会占据NAND闪存的X-译码器的一些空间，但在如图8所示的电路区 块中仅需要各一个元件（1)和（2)，因此运两个元件而使布局面积增加的幅度是在可忍受 范围内的。 阳0化]W下是提出一 NAND闪存电路的高压NMOS元件（能支撑约31V的高压操作）且没 有STI边缘效应的其中一种设计规则。但，W下提出的相关参数数值是仅为例示之用，并非 限制保护范围之用。请同时参照图4,其中一有源元件20具有环型栅极的设计。
[0066] 一实施例的一高压半导体元件中，有源元件的轻渗杂区域22是偏离于绝缘物30 的边缘301于一距离Dl，且此距离Dl在约0.1 ym到约0.4 ym范围。一实施例中，有源元 件的轻渗杂区域22是偏离于绝缘物30的边缘301约0. 2 ym的距离Dl。
[0067] 一实施例的一高压半导体元件中，第一接点24(例如N+)是形成于轻渗杂区域22 内，并偏离于环型栅极（例如化Iy)于一距离D2,且此距离D2在约0. 4 y m到约1. 2 y m范 围，因而可降低GI化（栅极引起漏极漏电流，gate in化ced化ain leakage)所引起的崩溃。 一实施例中，有源元件的第一接点24是偏离于环型栅极21约0. 8 ym的距离D2。
[0068] 一实施例的一高压半导体元件中，第一接点24是偏离于轻渗杂区域22约0. 2 ym 的距离D3。再者，一实施例中，接点的最小尺寸，例如第二接点26 (ex :漏极）和/或口极接 点27的最小尺寸，其宽度约0. 1 ym，面积例如是约0. 1 ymXO. 1 ym。 W例一实施例的一高压半导体元件中，其通道长度化g)可约1.2 ym至约SymW支 撑高压操作。在一可支撑最大操作电压31V的HVNMOS的实施例中，通道长度化g)例如约 1.6]11]1。对空乏型（(1巧161：；[0]1-111〇(16)1^醒05(埋设通道元件）而言，通道长度化旨）可放大 到约4 um。
[0070] 再者，一实施例的一高压半导体元件中，环型栅极21的宽度W(假设W = W2)是约 1. Sym到约3 ym的范围。一实施例中，环型栅极21的宽度W约1.7 ym。另外，两相邻有 源元件20之间在空间上的最小距离化是大于约0. 6 ym W达到场绝缘；例如，HVNMOS的两 有源区域（即两扩散区域DI巧之间的最小距离化是约0.8ym。再者，有源元件20的设置 间距（pitch)例如是约0. 8 ym，适合应用于具方块长度约8 ym的NAND闪存的设计。
[0071] 虽然上述实施例中是W第一阱具有P型导电态和轻渗杂区域22具有N-导电态， 但本发明并不W此为限。对一 PMOS工艺（虽然它比较没有崩溃的问题），亦可应用本发明， 只要反转阱和结的渗杂导电态即可。例如NMOS元件的P型阱和N型轻渗杂区域22,在PMOS 元件时W N型阱和P型轻渗杂区域取代即可。
[0072] 综上所述，应用实施例的有源元件的高压半导体元件，是通过在有源区域（即扩 散区域DI巧中形成轻渗杂区域22,且轻渗杂区域22是偏离于绝缘物（如STI)的边缘，而可 良好支撑高电压操作。一实施例中，有源元件的栅极21是可设计为环型，形成于轻渗杂区 域22中并位于栅极21外侧的接点（如第一接点24)是偏离于栅极21 (环型栅极），因而降 低GWL所引起的崩溃。应用实施例的有源元件的高压半导体元件成功地解决了传统半导 体元件会遭遇到STI边缘效应的问题，例如双峰次临界漏电流（double-hump subthreshold leakage)和崩溃电压下降等等。再者，模拟实验的结果（如图7)也证明了，可应用于高压 半导体元件的实施例的有源元件亦具有极低漏电流的优点。
[0073] 综上所述，虽然本发明已W实施例掲露如上，然其并非用W限定本发明。本发明所 属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润 饰。因此，本发明的保护范围当视随附的权利要求范围所界定的为准。
【主权项】
1. 一种高压半导体元件，包括： 一基板； 一第一讲具有一第一导电态并自该基板的一表面向下延伸； 多个有源元件是彼此相距地形成于该基板上，且相邻这些有源元件通过一绝缘物而彼 此电性绝缘，这些有源元件之一包括： 一扩散区域（diffusion region)掺杂该第一导电态的不纯物并自该第一讲的一表面 向下延伸； 一环型栅极（ring gate)形成于该扩散区域内；和 一轻掺杂区域（light doping region)具有一第二导电态，该轻掺杂区域自该扩散区 域的一表面向下延伸，且该轻掺杂区域是偏离（offset)于该绝缘物的一边缘。2. 根据权利要求1所述的高压半导体元件，其中所述的该有源元件更包括具有该第二 导电态的一第一接点（first contact)，该第一接点形成于该轻掺杂区域内并偏离于该环 型栅极。3. 根据权利要求2所述的高压半导体元件，其中该第一接点位于该环型栅极和该轻 掺杂区域的一边缘之间，且该第一接点是偏离于该环型栅极和偏离于该轻掺杂区域的该边 缘。4. 根据权利要求2所述的高压半导体元件，其中所述的该有源元件更包括一第二接点 (second contact)具有该第二导电态，该第二接点是形成于该扩散区域内，且该第二接点 位于被该环型栅极所环绕的一第一区域（first region)，其中该第二接点是偏离于该环型 栅极。5. 根据权利要求1所述的高压半导体元件，其中该轻掺杂区域和该环型栅极之间被定 义一第二区域（second region)，所述的该有源元件更包括具有该第二导电态的四个第一 接点形成于该第二区域，其中四个这些第一接点是沿着该环型栅极的侧边分布且偏离于该 环型栅极。6. 根据权利要求1所述的高压半导体元件，其中该轻掺杂区域是相应地位于该扩散区 域内，该环型栅极是相应地位于该轻掺杂区域内。7. 根据权利要求1所述的高压半导体元件，其中该有源元件的该环型栅极沿着其一宽 度具有一通道长度（channel length，Lg)，且所述的该有源元件更包括具有该第二导电态 的一第一接点（first contact)，该第一接点是偏离于该环型栅极的该通道长度。8. -种高压半导体元件，包括： 一基板； 一第一讲具有一第一导电态并自该基板的一表面向下延伸； 多个有源元件是彼此相距地形成于该基板上，且相邻这些有源元件通过一绝缘物而彼 此电性绝缘，这些有源元件之一包括： 一扩散区域（diffusion region)掺杂该第一导电态的不纯物并自该第一讲的一表面 向下延伸； 一栅极（gate)形成于该扩散区域内；和 一轻掺杂区域（light doping region)具有一第二导电态，该轻掺杂区域自该扩散区 域的一表面向下延伸，且该轻掺杂区域是相应地位于该扩散区域内。9. 根据权利要求8所述的高压半导体元件，其中该轻掺杂区域是偏离于该绝缘物的一 边缘。10. 根据权利要求9所述的高压半导体元件，其中该有源元件的该栅极为一环型栅极， 所述的该有源元件更包括： 具有该第二导电态的一第一接点（first contact)，该第一接点形成于该轻掺杂区域 内并位于该环型栅极和该轻掺杂区域的一边缘之间，且该第一接点是偏离于该环型栅极和 偏离于该轻掺杂区域的该边缘；以及 具有该第二导电态的一第二接点（second contact)，该第二接点是形成于该扩散区域 内并位于被该环型栅极所环绕的一第一区域（first region)，其中该第二接点是偏离于该 环型栅极。
【文档编号】H01L27/115GK105826322SQ201510001852
【公开日】2016年8月3日
【申请日】2015年1月4日
【发明人】吕函庭
【申请人】旺宏电子股份有限公司