一种双分裂沟槽栅电荷存储型igbt及其制造方法
【专利摘要】本发明属于功率半导体器件技术领域，具体涉及沟槽栅电荷存储型绝缘栅双极型晶体管。本发明通过在器件沟槽内栅电极的底部和侧面引入与发射极等电位的双分裂电极以及双分裂电极和栅电极之间的介质层，在不影响IGBT器件阈值电压和开通的情况下，减小了栅极电容，从而提高了器件的开关速度，降低器件的开关损耗；同时侧面分裂电极和侧面分裂电极一侧的浮空p型基区改善了器件的短路安全工作区以及整个N型漂移区的载流子浓度分布，提高了器件的性能和可靠性。本发明所提出的双分裂沟槽栅电荷存储型IGBT制作方法不需要增加额外的工艺步骤，与传统CSTBT制作方法兼容。
【专利说明】
一种双分裂沟槽栅电荷存储型IGBT及其制造方法
技术领域
[0001 ]本发明属于功率半导体器件技术领域，涉及绝缘栅双极型晶体管(IGBT)，具体涉及沟槽栅电荷存储型绝缘栅双极型晶体管(CSTBT)。
【背景技术】
[0002]绝缘栅双极型晶体管(IGBT)是一种MOS场效应和双极型晶体管复合的新型电力电子器件。它既有MOSFET易于驱动，控制简单的优点，又有功率晶体管导通压降低，通态电流大，损耗小的优点，已成为现代电力电子电路中的核心电子元器件之一，广泛地应用在诸如通信、能源、交通、工业、医学、家用电器及航空航天等国民经济的各个领域。IGBT的应用对电力电子系统性能的提升起到了极为重要的作用。
[0003]从IGBT发明以来，人们一直致力于改善IGBT的性能。经过二十几年的发展，相继提出了 6代IGBT器件结构，使器件性能得到了稳步的提升。第6代的沟槽栅电荷存储型绝缘栅双极型晶体管(CSTBT)由于采用了较高掺杂浓度和一定厚度的N型电荷存储层结构，使IGBT器件靠近发射极端的载流子浓度分布得到了极大的改善，提高了 N型漂移区的电导调制，改善了整个N型漂移区的载流子浓度分布，使IGBT获得了低的正向导通压降和改善的正向导通压降和关断损耗的折中。但是，对于CSTBT器件结构，由于较高掺杂浓度和一定厚度的N型电荷存储层的存在，器件的击穿电压显著降低，为了有效屏蔽N型电荷存储层的不利影响获得一定的器件耐压，需要采用:I)深的沟槽栅深度，使沟槽栅的深度大于N型电荷存储层的结深，但深的沟槽栅深度不仅增大了栅极-发射极电容，也增大了栅极-集电极电容，因而，降低了器件的开关速度，增大器件的开关损耗，影响了器件的导通压降和开关损耗的折中特性;2)小的元胞宽度，使沟槽栅之间的间距尽可能减小，然而，高密度的沟槽MOS结构不仅增大了器件的栅极电容，降低了器件的开关速度，增大了器件的开关损耗，影响了器件的导通压降和开关损耗的折中特性，而且，增加了器件的饱和电流密度，使器件的短路安全工作区变差。
【发明内容】
[0004]本发明的目的是为了在一定的器件沟槽深度和沟槽MOS结构密度的情况下，减小器件的栅极电容，特别是栅极-集电极电容，提高器件的开关速度，减小开关损耗，同时减小器件的饱和电流密度改善器件的短路安全工作区并提高器件的击穿电压，并进一步提高器件发射极端的载流子增强效应，改善整个N型漂移区的载流子浓度分布，进一步改善正向导通压降和开关损耗的折中，在传统CSTBT器件结构的基础上(如图1所示)，本发明提供一种双分裂沟槽栅电荷存储型IGBT(如图2所示)及其制作方法。本发明通过在器件沟槽内栅电极的底部和侧面引入与发射极等电位的双分裂电极，通过双分裂电极以及双分裂电极和栅电极之间厚介质层的屏蔽作用，减小器件的栅极电容，特别是栅极-集电极电容，提高器件的开关速度，降低器件的开关损耗;同时，在侧面分裂电极处减小了MOS沟道的密度，减小了器件的饱和电流密度改善了器件的短路安全工作区，同时通过使侧面分裂电极处的P型体区浮空进一步减小空穴的抽取面积，提高发射极端的载流子增强效应，进一步改善整个N型漂移区的载流子浓度分布;此外，通过底部分裂电极周围的厚介质层在一定的器件沟槽深度和沟槽MOS结构密度的情况下进一步提高了器件的击穿电压，改善了沟槽底部电场的集中，进一步提高了器件的可靠性。所提出的制作方法不需要增加额外的工艺步骤，与传统CSTBT制作方法兼容。
[0005]本发明的技术方案为:一种双分裂沟槽栅电荷存储型IGBT，包括从下至上依次层叠设置的集电极金属12、P型集电极区11、N型电场阻止层10、N型漂移区9和发射极金属I;所述N型漂移区9中具有N+发射区5、P+发射区6、P型基区71、N型电荷存储层8和沟槽栅结构;所述沟槽栅结构沿垂直方向贯穿N型电荷存储层8;所述P型基区71位于沟槽栅结构一侧的N型电荷存储层8上表面，N+发射区5和P+发射区6并列位于P型基区71上表面;N+发射区5和P+发射区6的上表面与发射极金属I连接;其特征在于，所述沟槽栅结构包括底部分裂电极31、栅电极32、侧面分裂电极33、栅介质层41、第二介质层42、第三介质层43、第四介质层44和第五介质层45;所述栅电极32和侧面分裂电极33之间通过第三介质层43连接;所述栅电极32通过栅介质层41与N+发射区5和P型基区71连接;所述N型漂移区9中还具有浮空P型基区72，所述浮空P型基区72位于沟槽栅结构另一侧的N型电荷存储层8上表面;侧面分裂电极33通过第二介质层42与浮空P型基区72连接;所述底部分裂电极31位于栅电极32和侧面分裂电极33的下方，且底部分裂电极31的上表面深度小于N型电荷存储层8的结深，底部分裂电极31的下表面深度大于N型电荷存储层8的结深;所述底部分裂电极31的上表面与栅电极32、侧面分裂电极33的下表面之间通过第四介质层44连接;所述底部分裂电极31的下表面及侧面与N型漂移区9和N型电荷存储层8之间通过第五介质层45连接;所述浮空P型基区72、第二介质层42、侧面分裂电极33、第三介质层43、栅电极32和栅介质层41的上表面具有第一介质层2;所述底部分裂电极31、侧面分裂电极33与发射极金属I等电位。
[0006]进一步的，所述第三介质层43，第四介质层44以及第五介质层45的厚度大于栅介质层41和第二介质层42的厚度。
[0007]进一步的，所述侧面分裂电极33的底部延伸至与底部分裂电极31的上表面连接。
[0008]进一步的，栅电极32的宽度大于第五介质层45的厚度。
[0009]进一步的，所述N型电荷存储层8仅存在于P型基区71的下部。
[0010]进一步的，所述浮空P型基区72沿器件垂直方向向下延伸至其结深深于第五介质层45的结深，浮空P型基区72向下延伸的部分覆盖位于浮空P型基区72下方的N型电荷存储层8，浮空P型基区72超过第五介质层45结深的部分横向延伸至第五介质层45的下部。
[0011]进一步的，所述漂移区结构为NPT结构或FS结构；所述IGBT器件采用半导体材料S 1、S i C、GaAs 或者 GaN 制作。
[0012]一种双分裂沟槽栅电荷存储型IGBT的制造方法，其特征在于，包括以下步骤:
[0013]第一步:选取N型轻掺杂单晶硅片作为器件的N型漂移区9，选取的硅片厚度为300?600um，掺杂浓度为113?114个/cm3;在硅片背面通过离子注入N型杂质并退火制作器件的N型场阻止层10，形成的N型场阻止层的厚度为15?30微米，离子注入能量为1500keV?2000keV，注入剂量为113?114个/cm2，退火温度为1200-1250°C，退火时间为300?600分钟；
[0014]第二步:翻转并减薄硅片，在硅片表面通过预氧化、光刻、刻蚀、离子注入和高温退火工艺，在硅片正面制作器件的终端结构；
[0015]第三步:在硅片表面生长一层场氧，光刻出有源区，再生长一层预氧后先通过离子注入N型杂质制作器件的N型电荷存储层8，离子注入的能量为200?500keV，注入剂量为113?114个/cm2;然后通过离子注入P型杂质并退火制作器件的P型基区71和浮空P型基区72，所述P型基区71和浮空P型基区72分别位于沟槽两侧的N型电荷存储层8上表面;离子注入的能量为60?120keV，注入剂量为113?114个/cm2，退火温度为1100-1150 °C，退火时间为10?30分钟；
[0016]第四步:在硅片表面淀积一层TEOS，厚度为700?100nm，光刻出窗口后，进行沟槽硅刻蚀，刻蚀出沟槽，沟槽的深度超过N型电荷存储层8的结深；沟槽刻蚀完成后，通过HF溶液将表面的TEOS漂洗干净；
[0017]第五步:在1050°C?1150°C，02的气氛下在沟槽周围形成氧化层;接着在750°C?950 0C下在沟槽内积淀填充多晶硅；
[0018]第六步:采用光刻工艺，刻蚀第五步中沟槽内形成的氧化层和多晶硅，使氧化层和多晶硅的上表面略低于P型基区71的结深;在沟槽底部形成第五介质层45和位于第五介质层45中的底部分裂电极31;
[0019]第七步:通过热氧化再次在沟槽内壁生长薄氧化层，形成的氧化层厚度小于120nm;在沟槽侧壁靠近P型基区71—侧形成栅介质层41，在沟槽侧壁靠近浮空P型基区72—侧形成第二介质层42;
[0020]第八步:在750°C?950 °C下在沟槽内积淀填充多晶硅，形成的多晶硅的下表面深度超过P型体区71的结深；
[0021]第九步:光刻，刻蚀第八步中沟槽内填充的部分多晶硅，形成栅电极32和侧面分裂电极33;所述栅电极32位于靠近P型基区71的一侧，侧面分裂电极33位于靠近浮空P型基区72的一侧；
[0022]第十步:淀积，在第九步形成的栅电极32和侧面分裂电极33之间沟槽内填充介质形成第三介质层43 ；
[0023]第十一步:光刻，通过离子注入N型杂质制作器件的N+发射区5，离子注入的能量为30?60keV，注入剂量为115?116个/cm2;所述N+发射区5位于P型基区71上表面并与沟槽栅连接；
[0024]第十二步:光刻，通过离子注入P型杂质并退火制作器件的P+发射区6，离子注入的能量为60?80keV，注入剂量为115?116个/cm2，退火温度为900 °C，时间为20?30分钟;所述P+发射区6与N+发射区5并列位于P型基区71上表面；
[0025]第十三步:在器件表面淀积介质层，并光刻、刻蚀形成第一介质层2；所述第一介质层2位于浮空P型基区72、第二介质层42、侧面分裂电极33、第三介质层43、栅电极32和栅介质层41的上表面；
[0026]第十四步:淀积金属，并光刻、刻蚀在N+发射区5和P+发射区6上表面形成集电极金属I;
[0027]第十五步:翻转硅片，减薄硅片厚度，在硅片背面注入P型杂质形成P型集电区11，所述P型集电区11位于N型电场阻止层10下表面，注入能量为40?60keV，注入剂量为112?113个/cm2，在H2与N2混合的气氛下进行背面退火，温度为400?450 °C，时间为20?30分钟；
[0028]第十六步:背面淀积金属形成集电极金属12。
[0029]进一步的，所述第三步中，可通过增加光刻步骤分两次分别形成P型基区71和浮空P型基区72。
[0030]本发明的工作原理是:
[0031]为了提高IGBT器件的性能，改善其可靠性，需要在一定的阻断电压能力下减小器件的开关损耗并降低正向导通压降、同时改善器件的短路安全工作区。IGBT的开关过程就是对栅极电容进行冲、放电的过程，栅极电容越大冲、放电时间越长。因而，在IGBT的开关过程中，栅极电容，特别是栅极-集电极电容对器件的开关损耗具有重要的影响。
[0032]在如图1所示的传统的沟槽栅电荷储存型IGBT结构中，为了有效屏蔽较高掺杂浓度和一定厚度的N型电荷存储层对击穿电压的不利影响获得一定的器件耐压，需要采用:I)深的沟槽栅深度，使沟槽栅的深度大于N型电荷存储层的结深;2)小的元胞宽度，高密度的沟槽MOS结构使沟槽栅之间的间距尽可能减小。然而，深的沟槽栅深度和高密度的沟槽MOS结构两种方式都不仅增大了栅极-发射极电容，也增大了栅极-集电极电容。此外，对于如图1所示的传统的沟槽栅电荷储存型IGBT结构，栅氧化层是通过一次热氧化在沟槽中形成，为了保证一定的阈值电压整个栅氧化层的厚度均较小，由于MOS电容大小与氧化层的厚度成反比，传统沟槽栅电荷储存型IGBT结构中小的栅氧化层厚度极大的增大了器件的栅极电容。同时高密度的沟槽MOS结构增加了器件的饱和电流密度，使器件的短路安全工作区变差;另外，小的栅氧化层厚度使沟槽底部的电场集中，使器件的可靠性较差。
[0033]如图2和3所示，本发明通过在器件沟槽内栅电极的底部和侧面引入与发射极等电位的双分裂电极以及双分裂电极和栅电极之间的厚介质层，在不影响IGBT器件阈值电压和开通的情况下:I)减小了沟槽内栅电极的深度，大大减小了包括栅极-集电极电容、栅极-发射极电容在内的栅极电容;2)通过双分裂电极的屏蔽作用，屏蔽了栅极和集电极的耦合，将栅极-集电极电容转换为栅极-发射极电容，大大减小了栅极-集电极电容，同时通过厚介质层43和44的作用使从栅极-集电极电容转换而增加的栅极-发射极电容远远小于由于侧面分裂电极33引入而减小的栅极-发射极电容，从而大大减小了包括栅极-集电极电容、栅极-发射极电容在内的栅极电容。因此，本发明结构大大减小了器件的栅极电容，特别是栅极_集电极电容，提高了器件的开关速度，降低器件的开关损耗。此外，在一定的沟槽MOS结构密度下侧面分裂电极33的引入减小了 MOS沟道的密度，并通过使侧面分裂电极33处的P型基区72浮空进一步减小了空穴的抽取面积，提高了发射极端的载流子增强效应，进一步改善了整个N型漂移区的载流子浓度分布，进一步改善正向导通压降和开关损耗的折中；在侧面分裂电极处减小的MOS沟道密度，减小了器件的饱和电流密度，改善了器件的短路安全工作区，提高了可靠性;此外，由于侧面分裂电极33和底部分裂电极31与发射极等电位，在器件开启动态过程中，通过介质层与侧面分裂电极33和底部分裂电极31接触的半导体表面不会形成反型(浮空P型基区72)和电子积累(N型电荷存储层8和N型漂移区9)，因此不会形成负微分电容效应，避免了开启动态过程中的电流、电压振荡和EMI问题，提高了可靠性；同时，通过底部分裂电极周围的厚介质层在一定的器件沟槽深度和沟槽MOS结构密度的情况下进一步提高了器件的击穿电压，改善了沟槽底部电场的集中，进一步提高了器件的可靠性。同时，栅电极32的宽度大于第五介质层45的厚度可使本发明在具有小的栅极电阻和高可靠性的情况下，在沟槽底部使底部分裂电极31对栅电极32具有好的电荷屏蔽作用。本发明提供的复合双分裂沟槽结构，沟槽栅电极32的深度大于p型体区71的深度并且沟槽栅电极32的深度小于N型电荷存储层8的深度，这一方面在不影响IGBT器件开通的情况下尽可能的减小了栅极电容，特别是栅极-集电极电容，另一方面一定厚度的高浓度N型电荷存储层8的存在补偿了由于与发射极等电位的底部分裂电极31的引入使得底部分裂电极附近载流子浓度的下降，避免了由于底部分裂电极31的引入使器件的正向导通压降急剧增大而导致的器件特性变差。此外，本发明所提出的双分裂沟槽栅电荷存储型IGBT制作方法不需要增加额外的工艺步骤，与传统CSTBT制作方法兼容。
[0034]本发明的有益效果为，提高了器件的开关速度，降低器件的开关损耗;改善了整个N型漂移区的载流子浓度分布，改善了正向导通压降和开关损耗的折中；减小了器件的饱和电流密度，改善了器件的短路安全工作区，提高了可靠性;提高了器件的击穿电压，改善了沟槽底部电场的集中，进一步提高了器件的可靠性，同时避免了由于底部分裂电极的引入使器件的正向导通压降急剧增大而导致的器件特性变差;本发明所提出的双分裂沟槽栅电荷存储型IGBT制作方法不需要增加额外的工艺步骤，与传统CSTBT制作方法兼容。
【附图说明】
[0035]图1是传统的CSTBT器件元胞结构示意图；
[0036]图1中，I为发射极金属，2为介质层，3为栅电极，4为栅介质层，5为N+发射区，6为P+发射区，7为P型基区，8为N型电荷存储层，9为N-漂移区，10为N型电场阻止层，11为P型集电区，12为集电极金属；
[0037]图2是实施例1的双分裂沟槽栅电荷存储型IGBT器件元胞结构示意图；
[0038]图3是实施例2的双分裂沟槽栅电荷存储型IGBT器件元胞结构示意图；
[0039]图2至图3中，I为发射极金属，2为介质层，31为底部分裂电极，32为栅电极，33为侧面分裂电极，41为栅介质层，42为介质层，43为介质层，44为介质层，45为介质层，5为N+发射区，6为P+发射区，71P型基区，72为浮空P型基区，8为N型电荷存储层，9为N-漂移区，10为N型电场阻止层，11为P型集电区，12为集电极金属；
[0040]图4是本发明的制造方法中刻蚀形成沟槽后的器件结构示意图；
[0041]图5是本发明的制造方法中刻蚀沟槽内的厚氧化层和多晶硅后的器件结构示意图；
[0042]图6是本发明的制造方法中在沟槽中形成栅电极和双分裂电极后的器件结构示意图；
[0043]图7是本发明的制造方法中全部工序完成后形成的器件结构示意图；
[0044]图8是传统CSTBT器件和本发明提供的双分裂沟槽栅电荷存储型IGBT器件的栅极-集电极电容特性对比示意图；
[0045]图9是传统CSTBT器件和本发明提供的双分裂沟槽栅电荷存储型IGBT器件的栅极-发射极电容特性对比示意图；
[0046]图10是传统CSTBT器件和本发明提供的双分裂沟槽栅电荷存储型IGBT器件的正向导通压降和关断损耗的折中曲线对比；正向导通压降和开通损耗的折中曲线对比也具有类似的特性。
【具体实施方式】
[0047]下面结合附图和实施例，详细描述本发明的技术方案:
[0048]实施例1
[0049]本例的一种双分裂沟槽栅电荷存储型IGBT，其元胞结构如图2所示，包括:背部集电极金属12、位于背部集电极金属12之上并与其相连的P型集电区11、位于P型集电区11之上并与其相连的N型场阻止层10、位于N型场阻止层10之上并与其相连的N-漂移区9;位于N-漂移区9上部中间并与其相连的复合双分裂沟槽结构;位于N-漂移区9上部两侧并与其相连的N型电荷存储层8，所述N型电荷存储层8的侧壁与复合双分裂沟槽结构相连，位于N型电荷存储层8上部并于其相连的P型体区71和72，所述P型体区71和72的侧壁与复合双分裂沟槽结构相连;位于P型体区71上部并与其相连的彼此独立的N+发射区和P+发射区，所述N+发射区的侧壁与复合双分裂沟槽结构相连;位于N+发射区和P+发射区上表面的发射极金属I;位于P型体区72和复合双分裂沟槽结构上部的介质层2;其特征在于:所述复合双分裂沟槽结构包括下层结构及上层结构;所述下层结构包括厚介质层45和设置于厚介质层45中的底部分裂电极31;所述上层结构包括沟槽栅电极32，侧面分裂电极33，介质层41，介质层42，介质层43和介质层44，所述栅电极32和侧面分裂电极33之间是介质层43，所述栅电极32和侧面分裂电极33与底部分裂电极31之间是介质层44，所述沟槽栅电极32通过介质层41与N+发射区和P型体区71相连，所述侧面分裂电极33通过介质层42与P型体区72相连;所述沟槽栅电极32的深度大于P型体区71的结深，所述沟槽栅电极32的深度小于N型电荷存储层8的结深，所述沟槽栅电极32的宽度大于介质层45和介质层44的厚度;所述侧面分裂电极33的深度不小于沟槽栅电极32的深度;所述底部分裂电极31上表面的深度小于N型电荷存储层8的结深，所述底部分裂电极31下表面的深度大于N型电荷存储层8的结深;所述介质层45、43和44的厚度大于介质层41和42的厚度，所述介质层42的厚度不小于介质层41的厚度;所述分裂电极31和33与发射极金属I等电位。形成的所述沟槽栅电极32的深度大于P型体区71的结深
0.1?0.2微米，形成的所述N型电荷存储层8的厚度为I?2微米;形成的所述底部分裂电极31上表面的深度小于N型电荷存储层8的结深0.5?1.5微米，下表面的深度大于N型电荷存储层8的结深0.5?I微米;形成的所述介质层41和42的厚度小于120纳米，形成的所述介质层43的宽度为0.5?I微米，形成的所述介质层44和45的厚度为0.2?0.5微米。
[0050]实施例2
[0051 ]本例的一种双分裂沟槽栅电荷存储型IGBT，其元胞结构如图3所示，与实施例1不同的是，侧面分裂电极33的下部直接延伸到底部分裂电极31的上表面，使侧面分裂电极33与底部分裂电极31直接相连进一步减小器件的栅极电容。
[0052]实施例3
[0053]本例的一种双分裂沟槽栅电荷存储型IGBT，与实施例1和2不同的是，所述N型电荷存储层8仅存在于P型体区71的下部，并且所述P型体区72的结深深于第五介质层45的深度，并横向延伸至第五介质层45的下部进一步改善沟槽底部电场的集中，提高器件的击穿电压和可靠性。
[0054]本发明工艺制作方法的具体实施方案以600V电压等级的双分裂沟槽栅电荷存储型IGBT为例进行阐述，具体工艺制作方法如下:
[0055]第一步:选取掺杂浓度为2 X 114个/cm3，厚度为300?600微米的轻掺杂FZ硅片用以形成器件的N-漂移区9;在硅片背面通过离子注入N型杂质并退火制作器件的N型场阻止层10，形成的N型场阻止层的厚度为15?20微米，离子注入能量为1500keV?2000keV，注入剂量为5X 113个/cm2，退火温度为1200°C，退火时间为400分钟；
[0056]第二步:翻转并减薄硅片至90?95微米的厚度，在硅片表面通过预氧化、光刻、刻蚀、离子注入和高温退火工艺，在硅片正面制作器件的终端结构；
[0057]第三步:在硅片表面生长一层厚度为0.3?0.5微米的场氧，光刻出有源区，再生长一层?0.05微米预氧后先通过离子注入N型杂质制作器件的N型电荷存储层8，离子注入的能量为500keV，注入剂量为5 X 113个/cm2;然后通过离子注入P型杂质并退火制作器件的P型体区71和72，离子注入的能量为120keV，注入剂量为I X 114个/cm2，退火温度为1100-1150 °C，退火时间为1?30分钟;N型电荷存储层8的结深比P型体区71的结深深I?2微米；
[0058]第四步:在硅片表面淀积一层TEOS，厚度为800nm，光刻出窗口后，进行沟槽(trench)硅刻蚀，刻蚀出沟槽，沟槽的深度超过N型电荷存储层8的结深0.5?I微米;沟槽刻蚀完成后，通过HF溶液将表面的TEOS漂洗干净；
[0059]第五步:在1050°(:?1150°(:，02的气氛下在沟槽周围形成厚度为0.2?0.5微米的厚氧化层;接着在850 0C下在沟槽内积淀填充多晶硅；
[0060]第六步:光刻，刻蚀第五步中沟槽内形成的厚氧化层和多晶硅，使厚氧化层和多晶硅的上表面低于N型电荷存储层8的上表面0.2?0.3微米；
[0061]第七步:通过热氧化在沟槽内壁生长高质量的薄氧化层，形成的氧化层厚度小于120nm；
[0062]第八步:在7500C?950 °C下在沟槽内积淀填充多晶硅，形成的多晶硅的下表面深度超过P型体区71的结深0.1?0.2微米；
[0063]第九步:光刻，刻蚀第八步中沟槽内填充的部分多晶硅，形成栅电极32和侧面分裂电极33;
[0064]第十步:淀积，在第九步形成的栅电极32和侧面分裂电极33之间沟槽内填充介质形成介质层43;
[0065]第十一步:光刻，通过离子注入N型杂质制作器件的N+发射区，离子注入的能量为401?^，注入剂量为1\1015个/0112;
[0066]第十二步:光刻，通过离子注入P型杂质并退火制作器件的P+发射区，离子注入的能量为60keV，注入剂量为5 X 115个/cm2，退火温度为900 °C，时间为30分钟；
[0067]第十三步:淀积介质层，并光刻、刻蚀形成介质层2；
[0068]第十四步:淀积金属，并光刻、刻蚀形成金属集电极I;
[0069]第十五步:翻转硅片，减薄硅片厚度，在硅片背面注入P型杂质，注入能量为60keV，注入剂量为5 X 112个/cm2，在H2与N2混合的气氛下进行背面退火，温度为450°C，时间为30分钟；
[0070]第十六步:背面淀积金属形成金属集电极12。
[0071 ]即制备得双分裂沟槽栅电荷存储型IGBT。
[0072]进一步的，第八步多晶硅淀积前可增加一步刻蚀工艺，刻蚀去除侧面分裂电极33下的氧化层，即形成如图3所示的器件结构；
[0073]进一步的，所述工艺步骤中第一步N型场阻止层10的制备可在器件的正面结构，包括元胞MOS结构和终端结构的制备之后进行;或可直接选用具有N型场阻止层10和N-漂移区9的双层外延材料作为工艺起始的硅片材料；
[0074]进一步的，所述工艺步骤中第一步N型场阻止层10的制备可省略；
[0075]进一步的，所述工艺步骤中第三步，可通过增加光刻步骤仅在P型体区71下形成N型电荷存储层8;
[0076]进一步的，所述工艺步骤中第三步，可通过增加光刻步骤分两次分别形成P型体区71和P型体区72;
[0077]进一步的，所述介质层41，42，43，44和45的材料可以相同也可以不同。
【主权项】
1.一种双分裂沟槽栅电荷存储型IGBT，包括从下至上依次层叠设置的集电极金属(12)、P型集电极区(11)、N型电场阻止层(10)、N型漂移区(9)和发射极金属(I);所述N型漂移区(9)中具有N+发射区(5)、P+发射区(6)、P型基区(71)、N型电荷存储层(8)和沟槽栅结构;所述沟槽栅结构沿垂直方向贯穿N型电荷存储层(8);所述P型基区(71)位于沟槽栅结构一侧的N型电荷存储层(8)上表面，N+发射区(5)和P+发射区(6)并列位于P型基区(71)上表面;N+发射区(5)和P+发射区(6)的上表面与发射极金属(I)连接;其特征在于，所述沟槽栅结构包括底部分裂电极(31)、栅电极(32)、侧面分裂电极(33)、栅介质层(41)、第二介质层(42)、第三介质层(43)、第四介质层(44)和第五介质层(45);所述栅电极(32)和侧面分裂电极(33)之间通过第三介质层(43)连接;所述栅电极(32)通过栅介质层(41)与N+发射区(5)和P型基区(7)连接;所述N型漂移区(9)中还具有浮空P型基区(72)，所述浮空P型基区(72)位于沟槽栅结构另一侧的N型电荷存储层(8)上表面;侧面分裂电极(33)通过第二介质层(42)与浮空P型基区(72)连接;所述底部分裂电极(31)位于栅电极(32)和侧面分裂电极(33)的下方，且底部分裂电极(31)的上表面深度小于N型电荷存储层(8)的结深，底部分裂电极(31)的下表面深度大于N型电荷存储层(8)的结深;所述底部分裂电极(31)的上表面与栅电极(32)、侧面分裂电极(33)的下表面之间通过第四介质层(44)连接;所述底部分裂电极(31)的下表面及侧面与N型漂移区(9)和N型电荷存储层(8)之间通过第五介质层(45)连接;所述浮空P型基区(72)、第二介质层(42)、侧面分裂电极(33)、第三介质层(43)、栅电极(32)和栅介质层(41)的上表面具有第一介质层(2);所述底部分裂电极(31)、侧面分裂电极(33)与发射极金属(I)等电位。2.根据权利要求1所述的一种双分裂沟槽栅电荷存储型IGBT，其特征在于，所述第三介质层(43)、第四介质层(44)以及第五介质层(45)的厚度均大于栅介质层(41)的厚度;所述第三介质层(43)、第四介质层(44)以及第五介质层(45)的厚度均大于第二介质层(42)的厚度。3.根据权利要求1所述的一种双分裂沟槽栅电荷存储型GBT，其特征在于，所述侧面分裂电极(33)的底部延伸至与底部分裂电极(31)的上表面连接。4.根据权利要求1-3任意一项所述的一种双分裂沟槽栅电荷存储型IGBT，其特征在于，所述浮空P型基区(72)沿器件垂直方向向下延伸至其结深深于第五介质层(45)的结深，浮空P型基区(72)向下延伸的部分覆盖位于浮空P型基区(72)下方的N型电荷存储层(8)，浮空P型基区(72)超过第五介质层(45)结深的部分横向延伸至第五介质层(45)的下部。5.—种双分裂沟槽栅电荷存储型IGBT的制造方法，其特征在于，包括以下步骤: 第一步:选取N型轻掺杂单晶硅片作为器件的N型漂移区(9)，选取的硅片厚度为300?600um，掺杂浓度为113?114个/cm3;在硅片背面通过离子注入N型杂质并退火制作器件的N型场阻止层(10)，形成的N型场阻止层的厚度为15?30微米，离子注入能量为1500keV?2000keV，注入剂量为113?114个/cm2，退火温度为1200-1250°C，退火时间为300?600分钟； 第二步:翻转并减薄硅片，在硅片表面通过预氧化、光刻、刻蚀、离子注入和高温退火工艺，在硅片正面制作器件的终端结构；第三步:在硅片表面生长一层场氧，光刻出有源区，再生长一层预氧后先通过离子注入N型杂质制作器件的N型电荷存储层(8)，离子注入的能量为200?500keV，注入剂量为113?114个/cm2;然后通过离子注入P型杂质并退火制作器件的P型基区(71)和浮空P型基区(72)，所述P型基区(71)和浮空P型基区(72)分别位于沟槽两侧的N型电荷存储层(8)上表面;离子注入的能量为60?120keV，注入剂量为113?114个/cm2，退火温度为1100-1150°C，退火时间为10?30分钟； 第四步:在硅片表面淀积一层TEOS，厚度为700?100nm，光刻出窗口后，进行沟槽硅刻蚀，刻蚀出沟槽，沟槽的深度超过N型电荷存储层(8)的结深;沟槽刻蚀完成后，通过HF溶液将表面的TEOS漂洗干净； 第五步:在1050 °C?1150 °C，02的气氛下在沟槽周围形成氧化层;接着在750 °C?950 °C下在沟槽内积淀填充多晶硅； 第六步:采用光刻工艺，刻蚀第五步中沟槽内形成的氧化层和多晶硅，使氧化层和多晶硅的上表面略低于P型基区(71)的结深;在沟槽底部形成第五介质层(45)和位于第五介质层(45)中的底部分裂电极(31); 第七步:通过热氧化再次在沟槽内壁生长薄氧化层，形成的氧化层厚度小于120nm;在沟槽侧壁靠近P型基区(71)—侧形成栅介质层(41)，在沟槽侧壁靠近浮空P型基区(72)—侧形成第二介质层(42); 第八步:在750°C?950°C下在沟槽内积淀填充多晶硅，形成的多晶硅的下表面深度超过P型体区(71)的结深； 第九步:光刻，刻蚀第八步中沟槽内填充的部分多晶硅，形成栅电极(32)和侧面分裂电极(33);所述栅电极(32)位于靠近P型基区(71)的一侧，侧面分裂电极(33)位于靠近浮空P型基区(72)的一侧； 第十步:淀积，在第九步形成的栅电极(32)和侧面分裂电极(33)之间沟槽内填充介质形成第三介质层(43); 第十一步:光刻，通过离子注入N型杂质制作器件的N+发射区(5)，离子注入的能量为30?60keV，注入剂量为115?116个/cm2;所述N+发射区(5)位于P型基区(71)上表面并与沟槽栅连接； 第十二步:光刻，通过离子注入P型杂质并退火制作器件的P+发射区(6)，离子注入的能量为60?80keV，注入剂量为115?116个/cm2，退火温度为900 °C，时间为20?30分钟;所述P+发射区(6)与N+发射区(5)并列位于P型基区(71)上表面； 第十三步:在器件表面淀积介质层，并光刻、刻蚀形成第一介质层(2);所述第一介质层(2)位于浮空P型基区(72)、第二介质层(42)、侧面分裂电极(33)、第三介质层(43)、栅电极(32)和栅介质层(41)的上表面； 第十四步:淀积金属，并光刻、刻蚀在N+发射区(5)和P+发射区(6)上表面形成集电极金属⑴； 第十五步:翻转硅片，减薄硅片厚度，在硅片背面注入P型杂质形成P型集电区(II)，所述P型集电区(11)位于N型电场阻止层(10)下表面，注入能量为40?60keV，注入剂量为112?113个/cm2，在H2与N2混合的气氛下进行背面退火，温度为400?450 °C，时间为20?30分钟； 第十六步:背面淀积金属形成集电极金属(12)。6.根据权利要求5所述的一种双分裂沟槽栅电荷存储型IGBT的制造方法，其特征在于， 所述第三步中，可通过增加光刻步骤分两次分别形成P型基区(71)和浮空P型基区(72)。
【文档编号】H01L21/28GK105932042SQ201610266350
【公开日】2016年9月7日
【申请日】2016年4月26日
【发明人】张金平, 廖航, 刘玮琪, 刘竞秀, 李泽宏, 任敏, 张波
【申请人】电子科技大学