一种半导体结构的整合处理方法
【专利摘要】本发明涉及半导体加工领域，尤其涉及一种对半导体结构进行的整合处理方法。本发明提供了一种半导体结构的整合处理方法，该半导体结构由表层至底层依此包括金属铜层、阻挡层、金属掩膜层、介质层和基底，且该半导体结构带有图形线槽，图形线槽内填充金属铜层，其中的介质层至少有一层为低K介质层或超低K介质层，该整合处理方法包括步骤：采用无应力抛光工艺去除金属铜层，裸露出阻挡层并控制图形线槽内的金属铜层的表面不超过介质层最表层的面；采用热气相刻蚀工艺去除阻挡层；采用热气相刻蚀工艺去除金属掩膜层。采用本发明的技术方案能够大幅度提高对半导体结构进行加工的可靠性，防止脆弱的低K介质层或超低K介质层被损伤，并节约成本。
【专利说明】
一种半导体结构的整合处理方法
技术领域
[0001]本发明涉及半导体生产和加工领域，尤其涉及到对含有低K或超低K介质的半导体层间结构进行处理的工艺方法。
【背景技术】
[0002]随着芯片特征尺寸的不断减小和芯片集成度的不断提高，到达了一定的物理极限，金属互连必须多层布线，这样金属导线间的电容、层间电容和金属导线的电阻增大，从而导致布线RC延迟时间、串扰噪声和金属导线的电阻增大。对于65nm工艺来说，电流泄露现象变得异常严重，已经到了非解决不可的地步。行业中开始用Cu替换Al作为金属导线以减轻这方面的影响，而为了降低金属互联层间绝缘层的介电常数K，选用低K电介质替代二氧化硅的思路已经非常清晰。
[0003]在英特尔、IBM等芯片尖端领域的龙头们的极力推动下，正如国际半导体工业协会(ITRS)所规划的国际半导体技术发展蓝图预测的那样，2010年以后45nm特征尺寸的ULSI要求互连介质的介电常数普遍小于2.1，经过数年的高速发展，半导体行业业已进入了低K和超低K时代。
[0004]处于这样的行业大背景下，半导体器件产品的性能得到了很大幅度的提升，对于产品的使用者来说这当然是个喜闻乐见的好消息！但同时，这也意味着半导体加工工艺的难度极具增大，加工要求进一步严苛，在此过程中，衍生出了许多技术问题制约着行业的继续发展，亟待解决。
[0005]在半导体结构中，为了成功的降低介质层的电容，通常情况下需要限制介质层的厚度，将介质层尽可能减薄。但是作为半导体结构载体的晶圆，需要遍历平坦化、抛光以及刻蚀等多道工艺的处理，所以晶圆的机械强度必须有所保障。现有的低K介质层，如SiCOH材料制作而成的低K介质层，机械强度弱，且为了进一步降低K值，该层往往被制作为多孔状结构。上述这些特质决定了在对含有低K材料的半导体结构进行工艺处理时，应当尽量避免施加应力，以防止对脆弱的低K层造成损伤；同时，在工艺可选的情况下应尽量选取干法刻蚀，以避免湿法刻蚀中的液体进入低K层的小孔中导致K值升高。
[0006]除此之外，为了对低K介质层形成一定的保护，低K介质层之上往往会附上一层具有更高K值的介质层作为表层。由于传统工艺过程中产生的应力较大，作为保护的表层介质层也需要设计的较厚，一般可达到70nm左右。较厚的表层介质层无疑将对终端产品造成影响，增大整体产品的体积。
[0007]为了更加具体的说明现有技术存在的问题，下特以目前的工艺为例，并同时介绍含有低K介质层的半导体结构的构成，以帮助理解。
[0008]其中本专利申请的图1给出了现有技术中的需要进行加工处理的半导体结构。图中的半导体结构由上到下依次分层，包括了金属铜层101、阻挡层(第一阻挡层102和第二阻挡层103)、金属掩膜层104、介质层(第一介质层105和第二介质层106)以及基底107，同时该半导体结构中还开有图形线槽108，图形线槽108内被金属铜层101填充。其中的金属铜层101位于整个结构的最表层，而基底107作为其他各层的基础位于整个结构的最底层。阻挡层分为两层，分别由不同的金属或金属化合物组成。同样的，介质层也分为两层，其中位于表层的第一介质层105主要起保护作用，其厚度达70nm左右，K值也相对较高；而位于底层的第二介质层106则为多孔状的低K介质层。半导体结构中各层的厚度均在nm量级，所以在图1中各层均绘制的较薄，不易被看清楚，因此特附上图2加以清晰地展示。图2是对图1中的半导体结构的一个侧边的放大图，从中可以看到各层依次排布的顺序，以及层与层之间的邻接关系。
[0009]图1中的半导体结构尚未被处理，按照现有的工艺，有必要将其表面多余的金属铜层101、阻挡层以及金属掩膜层104去除，并视情况将第一介质层105也一并去除。按照传统的做法，通常会采用化学机械平坦化(业内称之为CMP)工艺，将该半导体结构“一抛到底”，由CMP工艺全程抛光至第二介质层106裸露出来为止。图3即展示了 CMP工艺结束后，半导体结构被彻底抛光平整后的状态。
[0010]由于CMP工艺施加的机械应力较大，且化学部分涉及湿法的药液，所以非常容易损伤第二介质层106，并升高低K介质层的K值。同时，为了应对大的机械应力，第一介质层105必须做的很厚，才能更有效的保护位于底层的第二介质层106。由此可见，现有工艺存在着很大的缺陷。
[0011]凡此种种，都对现有的半导体结构的加工工艺提出了挑战，因此有必要在已有的工艺基础上作出整合和改进，以适应低K时代的新趋势。
【发明内容】
[0012]本发明为此对现有的工艺进行了整合，提出了更加合理的处理方法来加工半导体结构器件，实践证明这一方法是可行且进步的。
[0013]为了达到上述目的，本发明提供了一种高K电介质硅晶片的抛光方法，具体方案如下:
[0014]—种半导体结构的整合处理方法，所述半导体结构由表层至底层依此包括金属铜层、阻挡层、金属掩膜层、介质层和基底，且所述半导体结构带有图形线槽，所述图形线槽内填充有所述金属铜层，其中的介质层中至少有一层为低K介质层或超低K介质层，该整合处理方法包括步骤:
[0015]采用无应力抛光工艺将留存于所述阻挡层之上的金属铜层去除，裸露出所述阻挡层并控制所述图形线槽内的金属铜层的表面不超过所述介质层最表层的面；
[0016]采用热气相刻蚀工艺将覆盖于所述金属掩膜层上边以及侧边的所述裸露出的阻挡层去除；
[0017]采用热气相刻蚀工艺进一步地将所述金属掩膜层去除，露出所述介质层最表层的面。
[0018]进一步地，所述介质层分为表层介质层和底层介质层，所述底层介质层为低K介质层或超低K介质层。
[0019]进一步地，所述表层介质层的厚度为5nm-20nm。
[0020]进一步地，所述表层介质层由碳氧化物构成，所述表层介质层的K值高于所述底层介质层。
[0021]优选地，在所述无应力抛光工艺之前，对所述金属铜层进行化学机械平坦化工艺处理以去除部分金属铜层，所述化学机械平坦化工艺处理完成之后剩余未被去除的金属铜层留存于所述阻挡层之上。
[0022]优选地，所述的留存于所述阻挡层之上的金属铜层的厚度为50nm-200nm。
[0023]可选地，所述阻挡层由Ta/TaN/Ti/TiN/Co/Ru中的任意一种材料构成。
[0024]可选地，所述阻挡层由Ta/TaN/Ti/TiN/Co/Ru中的任意两种材料组成。
[0025]进一步地，所述阻挡层的厚度为10nm-20nm。
[0026]进一步地，所述低K介质层以及所述超低K介质层的K值均小于2.5。
[0027]—种半导体结构的整合处理方法，所述半导体结构由表层至底层依此包括金属铜层、阻挡层、金属掩膜层、介质层和基底，且所述半导体结构带有图形线槽，所述图形线槽内填充有所述金属铜层，其中的介质层中至少有一层为低K介质层或超低K介质层，该整合处理方法包括步骤:
[0028]采用无应力抛光工艺将留存于所述阻挡层之上的金属铜层去除，裸露出所述阻挡层并控制所述图形线槽内的金属铜层的表面不超过所述低K介质层的表面或所述超低K介质层的表面；
[0029]采用热气相刻蚀工艺将覆盖于所述金属掩膜层上边以及侧边的所述裸露出的阻挡层去除；
[0030]采用热气相刻蚀工艺进一步地将所述金属掩膜层去除，露出所述介质层；
[0031]采用干法刻蚀工艺，以HF气体作为刻蚀气体，对所述介质层进行刻蚀，至露出所述低K介质层或超低K介质层的表面。
[0032]进一步地，所述介质层分为表层介质层和底层介质层，所述底层介质层为低K介质层或超低K介质层。
[0033]进一步地，所述表层介质层的厚度为5nm-20nm。
[0034]进一步地，所述表层介质层由氮氧化物构成，所述表层介质层的K值高于所述底层介质层。
[0035]优选地，在所述无应力抛光工艺之前，对所述金属铜层进行化学机械平坦化工艺处理以去除部分金属铜层，所述化学机械平坦化工艺处理完成之后剩余未被去除的金属铜层留存于所述阻挡层之上。
[0036]进一步地，在所述干法刻蚀工艺的过程中，控制所述HF气体的流量在10-1000sccm的范围之内。
[0037]进一步地，在所述干法刻蚀工艺的过程中，控制压强在0.0l-1Otorr的范围之内。
[0038]进一步地，在所述干法刻蚀工艺的过程中，工艺温度控制在20_200°C的范围之内。
[0039]进一步地，采用所述干法刻蚀工艺对所述介质层进行刻蚀的时间维持的时间为
0.1-2.5min。
[0040]优选地，所述的留存于所述阻挡层之上的金属铜层的厚度为50nm-200nm。
[0041]可选地，所述阻挡层由Ta/TaN/Ti/TiN/Co/Ru中的任意一种材料构成。
[0042]可选地，所述阻挡层由Ta/TaN/Ti/TiN/Co/Ru中的任意两种材料组成。
[0043]进一步地，所述阻挡层的厚度为10nm-20nm。
[0044]进一步地，所述低K介质层以及所述超低K介质层的K值均小于2.5。
[0045]采用本发明的整合处理方法对含有低K或超低K介质的半导体结构进行加工处理，能够消除应力对介质层的影响，不必担心低K介质层的损伤或K值升高，同时还能缩减起保护作用的表层介质的厚度，节省了尺寸和成本，并提高了工艺的可靠性。
【附图说明】
[0046]图1是现有技术中尚未被处理的、含有低K或超低K介质的晶圆中通常所具有的半导体结构的示意图；
[0047]图2是对图1中所述的半导体结构的一侧进行放大后的示意图；
[0048]图3是图1中的半导体结构经历CMP工艺处理后最终状态的示意图；
[0049]图4是本发明一实施方式中所需处理的半导体结构的示意图；
[0050]图5是图4中的半导体结构经历CMP工艺处理后去除掉部分金属铜层的示意图；
[0051]图6是采用无应力抛光工艺将图5中的半导体结构中剩余的留存在阻挡层之上的金属铜层去除的示意图；
[0052]图7是采用热气相刻蚀工艺将图6中的半导体结构的阻挡层去除的示意图；
[0053]图8是采用热气相刻蚀工艺将图7中的半导体结构的金属掩膜层去除的示意图；
[0054]图9是本发明另一实施方式中所需处理的半导体结构的示意图；
[0055]图10是图9中的半导体结构经历CMP工艺处理后去除掉部分金属铜层的示意图；
[0056]图11是采用无应力抛光工艺将图10中的半导体结构中剩余的留存在阻挡层之上的金属铜层去除的示意图；
[0057]图12是采用热气相刻蚀工艺将图11中的半导体结构的阻挡层去除的示意图；
[0058]图13是采用热气相刻蚀工艺将图12中的半导体结构的金属掩膜层去除的示意图；
[0059]图14是采用干法刻蚀工艺将图13中的半导体结构的表层介质层去除的示意图；
[0060]图15是本发明又一实施方式中所需处理的半导体结构的示意图；
[0061]图16是采用无应力抛光工艺将图15中的半导体结构中剩余的留存在阻挡层之上的金属铜层去除的示意图；
[0062]图17是采用热气相刻蚀工艺将图16中的半导体结构的阻挡层去除的示意图；
[0063]图18是采用热气相刻蚀工艺将图17中的半导体结构的金属掩膜层去除的示意图；
[0064]图19是采用干法刻蚀工艺将图18中的半导体结构的表层介质层去除的示意图。
【具体实施方式】
[0065]有关本发明的【具体实施方式】如下，请参考之:
[0066]图4至图8涉及本发明的第一实施方式。其中图4展示了一片待处理的晶圆的表面，该晶圆表面的半导体结构与图1中现有技术中的半导体结构基本相同，表层由金属铜层201完全覆盖，在金属铜层201以下依此沉积有第一阻挡层202、第二阻挡层203、金属掩膜层204、第一介质层205以及第二介质层206，各层之间相互邻接并共同生长在位于底层的基底207上。为了起到良好的粘结作用，阻挡层通常由两层不同的金属(或金属化合物)组合构成，不过某些情况下，也可仅用一层金属(或金属化合物)作为阻挡层。在本实施方式中的阻挡层分为两层，其中的第一阻挡层202由金属Ta构成，而第二阻挡层203选用了TaN材料构成，第一阻挡层202与第二阻挡层203组合在一起构成了该半导体结构的厚度为10nm-20nm(较佳的约为1nm)的阻挡层。此外，第一阻挡层202和第二阻挡层203还可以由Ta/TaN/Ti/TiN/Co/Ru中的任意一种材料构成，或者第一阻挡层202和第二阻挡层203分别由Ta/TaN/Ti/TiN/Co/Ru中的任意两种材料构成。目前，行业内比较通用的半导体结构通常都是被设计为表层介质层和底层介质层两层结构。表层介质层居上且K值相对较高，主要起到保护底层介质层的作用；而底层介质层则为低K或超低K介质层，从而实现减小电容的目的。本实施方式中的介质层也不例外地由上下两层构成，其中位于表层的第一介质层205由TEOS材料(主要成分是SiCO)构成；而第二介质层206位于第一介质层205之下处于底层，该层为低K介质层，K值小于2.5，在本实施例中是在2.1?2.4之间，由业内所熟知的BD材料(业内称之为Black Diamond)构成。另外地，图4中可以看到，该半导体结构还具有图形线槽208，图形线槽208内被金属铜层201所填充。阻挡层不仅覆盖了作为图形线槽208侧壁的第二介质层206，同时在第二介质层206的顶部也有所覆盖；而金属掩膜层204和第一介质层205则仅仅分布于第二介质层206的顶部。
[0067]与现有技术中的半导体结构不同的是，在起到相同的保护效果的前提下，本实施方式中半导体结构的第一介质层205比现有技术中的第一介质层105减薄了许多，厚度为5nm-20nm，在本实施例中例如为5nm左右。能够获得这一有益效果的原因在于，本发明的整合处理方法主要涉及无应力抛光，加工过程相比于原来的CMP工艺消除了绝大部分的应力，从而对第一介质层205的厚度要求大大降低。
[0068]图4中晶圆表面的半导体结构尚未接受抛光研磨处理，因而金属铜层201的厚度还比较厚，由金属铜层201的表面到顶部的阻挡层表面的初始厚度d达到了 SOOnm左右。为了更快的去除金属铜层201，本实施方式中并没有一开始就直接采用无应力抛光工艺对金属铜层201进行抛光，而是先进行了 CMP研磨，抛去了很大一部分的金属铜层201后，留下了如图5中所示的厚度为d’的金属铜层201，厚度d’的范围为50nm-200nm，在本实施例中取d’?200nm，CMP工艺抛光至此厚度时，才开始转用无应力抛光工艺去抛除剩余的金属铜层201。由于最开始时的金属铜层201还比较厚，且本实施方式中的CMP工艺在抛光时间相比传统的“一抛到底”的处理方法要缩短许多，所以本实施方式中的低K介质层并不会因CMP工艺而受到损伤。
[0069]接下来，如图6所示的，本实施方式中采用无应力抛光工艺(业内也称作SFP工艺)去除了剩余在阻挡层之上的金属铜层201，并将金属铜层201过抛至不超过介质层最表层的面的位置。无应力抛光工艺中利用了化学原理，其中的抛光液具有选择性，可以仅针对金属铜层201进行反应并抛光，因而可以完美的去除金属铜层201，而不会对阻挡层产生较大影响。通过这种方法，可以将金属铜层201抛光至所需要的位置，也即介质层最表层的面齐平及以下的位置。
[0070]由图6中可以看到，本实施方式中介质层最表层的面也即第一介质层205的表面。之所以要抛光至介质层最表层的面齐平及以下的位置，是因为后续工艺会相继去除阻挡层和金属掩膜层204，为防止金属铜层201短路，需要将其限制在图形线槽208中。另外的，由于本实施方式中的第一介质层205本身已非常之薄，且如果保留的话能够对低K介质层起到一定的保护和密封作用，所以如果加以保留对低K介质层是有一定好处的。而且第一介质层205由TEOS材料构成，主要成分是碳氧化物，碳元素的存在对后续的晶圆处理过程没有不良影响，所以本实施方式中最终也并没有去除第一介质层205。
[0071]图7展示的是去除图6中半导体结构的阻挡层的过程。这一过程中采用的是热气相刻蚀工艺(业内所称的TFE工艺)，该工艺对第一阻挡层202和第二阻挡层203均有效，主要是为了去除位于金属掩膜层204上方以及侧边的阻挡层。
[0072]图7中的半导体结构在阻挡层被去除之后，需要继续通过TFE工艺来去除金属掩膜层204，但工艺中所使用的刻蚀气体可能会有所不同，应当是适于刻蚀金属掩膜层204的相应气体。如图8所示的，通过TFE工艺拿除金属掩膜层204后，第一介质层205露出，本实施例中的金属铜层201也恰好停在该位置，所以整个半导体结构的表层非常平整，且低K介质层保存完后，未受应力影响，整合工艺随之完成。
[0073]图9-图14涉及本发明的第二实施方式。该实施方式与第一实施方式的最大区别在于，其在遍历了第一实施方式的所有工艺工程之后，还增加了一道干法刻蚀工艺，将第一介质层305加以去除并露出第二介质层306，整个整合处理方法结束后，该实施方式中的半导体结构的第二介质层306与金属铜层301齐平。
[0074]在第二实施方式中，之所以要去除第一介质层305，是因为本实施方式中的半导体结构的第一介质层305是由SiNO材料构成的。第一介质层305中含有的N元素，在接下来对晶圆进行加工时，会对工艺产生不良影响，所以有必要去除，而仅留存第二介质层306。同时，由于第一介质层305将在最后被去除，所以在本实施方式中对金属铜层301进行无应力抛光结束之后，阻挡层之上的金属铜层将被全部去除，而图形线槽308中的金属铜层301的高度则必须不超出第二介质层306的表面的高度。本实施方式中的第二介质层306是K值在2.1以下的BDII材料构成的超低K介质层，所以图形线槽308中的金属铜层301的高度实际上也就是停在了不超过超低K介质层表面的高度位置处。
[0075]由于本实施方式中去除第一介质层305所采用的方式是以HF气体作为刻蚀气体的干法刻蚀工艺，而HF气体除了能和第一介质层305发生反应，还能够与第二介质层306也发生反应，所以有必要在干法刻蚀工艺阶段对工艺条件加以控制，以精确地控制刻蚀的深度，在刻蚀掉第一介质层305后不再向下刻蚀，保证第二介质层306不被损伤。该实施方式中，所选取的工艺条件为:HF气体的流量为lOsccm，压强为0.0ltorr，温度为20°C，刻蚀时间经历了约2.5min。刻蚀掉的第一介质层305的厚度约在20nm左右。
[0076]另外的，第二实施方式中待处理的晶圆表面的半导体结构如图9所示，与第一实施方式的半导体结构基本相同，同样由表层至底层依此分为金属铜层301、第一阻挡层302、第二阻挡层303、金属掩膜层304、第一介质层305、第二介质层306以及基底307，且半导体结构中包含有图形线槽308。其中的第一阻挡层302由金属Co构成，第二阻挡层303由金属化合物TaN构成，两层阻挡层组合在一起的厚度约在20nm左右。
[0077]同样的，本实施方式中的晶圆在接受SFP工艺处理前，也先由CMP工艺进行了抛光。初始的金属铜层301的厚度d = 800nm，经过CMP工艺研磨之后，剩余的金属铜层301的表面到阻挡层表面的厚度d’ =50nm。
[0078]图15-19是本发明的第三【具体实施方式】的示意图。该实施方式中待处理的晶圆表面的半导体结构经历了:
[0079]无应力抛光工艺去除金属铜层401，其中图形线槽408内的金属铜层401的表面不高于第二介质层406的表面；
[0080]热气相刻蚀去除裸露出的阻挡层；
[0081]热气相刻蚀去除金属掩膜层404并露出第一介质层405 ;
[0082]以HF气体为刻蚀气体，干法刻蚀掉第一介质层405。
[0083]用HF气体对第一介质层405进行刻蚀时，属于干法刻蚀的范畴；而传统的通过CMP工艺如果要去除本实施方式中作为表层介质层的第一介质层405，则主要依靠应力的研磨作用以及研磨液的化学反应，属于湿法刻蚀。之间已经介绍过湿法刻蚀导致低K介质层的K值升高的作用机理，因此相比之下，干法的HF气体刻蚀有着得天独厚的优势，不会以液体的形式侵入到多孔的低K介质层中，所以也就不会升高底层介质层，也即第二介质层406的K值，从而提高了工艺的可靠性。
[0084]本实施方式中的干法刻蚀工艺所选取的条件为:HF气体的流量为lOOOsccm，压强为lOtorr，温度为200°C，刻蚀时间经历了约0.lmin。刻蚀掉的第一介质层405的厚度约在17nm左右，当第一介质层405被全部去除后即刻停止刻蚀，以防止第二介质层406受到损伤。
[0085]相较于第二实施方式和第一实施方式，本实施方式的整个过程中并没有涉及到CMP研磨工艺，而是直接将留存在阻挡层表面的金属铜层401通过SFP工艺加以去除，其中金属铜层401的初始厚度为500nm。
[0086]本实施方式中半导体结构的包括金属铜层401、第一阻挡层402、第二阻挡层403、金属掩膜层404、第一介质层405、第二介质层406以及基底407，同时该半导体结构还具有图形线槽408。其中的第一阻挡层402由Ru构成，第二阻挡层403由Ti构成，整个阻挡层的厚度为15nm。第一介质层选用SiNO构成，而第二介质层406为超低K介质层，由BDII构成。
[0087]最后介绍本发明的第四实施方式，其半导体结构的组成以及工艺的步骤均与第二具体方式相同，不同之处仅在于，用HF气体进行干法刻蚀时，所选取的工艺条件与第二实施方式不同:其中的HF气体的流量为500SCCm，压强为5torr，温度为100°C，刻蚀时间经历了约 1.5min。
[0088]从上述实施例中可以看出，在用HF气体进行干法刻蚀时，HF气体流量的范围为10-1000sccm，压强为 0.0l-1Otorr,温度为 20-200°C，时间为 0.1-2.5min。
[0089]本发明的保护范围不以具体的实施方式为限，基于本发明的技术方案作出的不具备创造性的变式或革新在极大可能性上将被归属于惯用技术手段的直接置换，而因此无法超脱出本专利申请案的权利界限。
【主权项】
1.一种半导体结构的整合处理方法，所述半导体结构由表层至底层依此包括金属铜层、阻挡层、金属掩膜层、介质层和基底，且所述半导体结构带有图形线槽，所述图形线槽内填充有所述金属铜层，其中的介质层中至少有一层为低K介质层或超低K介质层，其特征在于，该整合处理方法包括步骤: 采用无应力抛光工艺将留存于所述阻挡层之上的金属铜层去除，裸露出所述阻挡层并控制所述图形线槽内的金属铜层的表面不超过所述介质层最表层的面； 采用热气相刻蚀工艺将覆盖于所述金属掩膜层上方以及侧边的所述裸露出的阻挡层去除; 采用热气相刻蚀工艺进一步地将所述金属掩膜层去除，露出所述介质层最表层的面。2.根据权利要求1所述的半导体结构的整合处理方法，其特征在于，所述介质层分为表层介质层和底层介质层，所述底层介质层为低K介质层或超低K介质层。3.根据权利要求2所述的半导体结构的整合处理方法，其特征在于，所述表层介质层的厚度为5nm-20nmo4.根据权利要求2所述的半导体结构的整合处理方法，其特征在于，所述表层介质层由碳氧化物构成，所述表层介质层的K值高于所述底层介质层。5.根据权利要求1所述的半导体结构的整合处理方法，其特征在于，在所述无应力抛光工艺之前，对所述金属铜层进行化学机械平坦化工艺处理以去除部分金属铜层，所述化学机械平坦化工艺处理完成之后剩余未被去除的金属铜层留存于所述阻挡层之上。6.根据权利要求1所述的半导体结构的整合处理方法，其特征在于，所述的留存于所述阻挡层之上的金属铜层的厚度为50nm-200nm。7.根据权利要求1所述的半导体结构的整合处理方法，其特征在于，所述阻挡层由Ta/TaN/Ti/TiN/Co/Ru中的任意一种材料构成。8.根据权利要求1所述的半导体结构的整合处理方法，其特征在于，所述阻挡层由Ta/TaN/Ti/TiN/Co/Ru中的任意两种材料组成。9.根据权利要求1所述的半导体结构的整合处理方法，其特征在于，所述阻挡层的厚度为 10nm_20nm。10.根据权利要求1所述的半导体结构的整合处理方法，其特征在于，所述低K介质层以及所述超低K介质层的K值均小于2.5。11.一种半导体结构的整合处理方法，所述半导体结构由表层至底层依此包括金属铜层、阻挡层、金属掩膜层、介质层和基底，且所述半导体结构带有图形线槽，所述图形线槽内填充有所述金属铜层，其中的介质层中至少有一层为低K介质层或超低K介质层，其特征在于，所述整合处理方法包括步骤: 采用无应力抛光工艺将留存于所述阻挡层之上的金属铜层去除，裸露出所述阻挡层并控制所述图形线槽内的金属铜层的表面不超过所述低K介质层的表面或所述超低K介质层的表面； 采用热气相刻蚀工艺将覆盖于所述金属掩膜层上边以及侧边的所述裸露出的阻挡层去除; 采用热气相刻蚀工艺进一步地将所述金属掩膜层去除，露出所述介质层； 采用干法刻蚀工艺，以HF气体作为刻蚀气体，对所述介质层进行刻蚀，至露出所述低K介质层或超低K介质层的表面。12.根据权利要求11所述的半导体结构的整合处理方法，其特征在于，所述介质层分为表层介质层和底层介质层，所述底层介质层为低K介质层或超低K介质层。13.根据权利要求12所述的半导体结构的整合处理方法，其特征在于，所述表层介质层的厚度为5nm-20nmo14.根据权利要求12所述的半导体结构的整合处理方法，其特征在于，所述表层介质层由氮氧化物构成，所述表层介质层的K值高于所述底层介质层。15.根据权利要求11所述的半导体结构的整合处理方法，其特征在于，在所述无应力抛光工艺之前，对所述金属铜层进行化学机械平坦化工艺处理以去除部分金属铜层，所述化学机械平坦化工艺处理完成之后剩余未被去除的金属铜层留存于所述阻挡层之上。16.根据权利要求11所述的半导体结构的整合处理方法，其特征在于，在所述干法刻蚀工艺的过程中，控制所述HF气体的流量在10-1000sccm的范围之内。17.根据权利要求11所述的半导体结构的整合处理方法，其特征在于，在所述干法刻蚀工艺的过程中，控制压强在0.0l-1Otorr的范围之内。18.根据权利要求11所述的半导体结构的整合处理方法，其特征在于，在所述干法刻蚀工艺的过程中，工艺温度控制在20-200°C的范围之内。19.根据权利要求11所述的半导体结构的整合处理方法，其特征在于，采用所述干法刻蚀工艺对所述介质层进行刻蚀的时间维持的时间为0.1-2.5min。20.根据权利要求11所述的半导体结构的整合处理方法，其特征在于，所述的留存于所述阻挡层之上的金属铜层的厚度为50nm-200nm。21.根据权利要求11所述的半导体结构的整合处理方法，其特征在于，所述阻挡层由Ta/TaN/Ti/TiN/Co/Ru中的任意一种材料构成。22.根据权利要求11所述的半导体结构的整合处理方法，其特征在于，所述阻挡层由Ta/TaN/Ti/TiN/Co/Ru中的任意两种材料组成。23.根据权利要求11所述的半导体结构的整合处理方法，其特征在于，所述阻挡层的厚度为 10nm-20nm。24.根据权利要求11所述的半导体结构的整合处理方法，其特征在于，所述低K介质层以及所述超低K介质层的K值均小于2.5。
【文档编号】H01L21/3105GK105990131SQ201510081889
【公开日】2016年10月5日
【申请日】2015年2月15日
【发明人】金诺, 金一诺, 王坚, 王晖
【申请人】盛美半导体设备（上海）有限公司