一种半导体器件及其制造方法和电子装置的制造方法
【专利摘要】本发明提供一种半导体器件及其制造方法和电子装置，涉及半导体技术领域。该半导体器件包括：半导体衬底，位于半导体衬底上的浅沟槽隔离；位于半导体衬底上的介电层；位于相邻的浅沟槽隔离之间悬空的第一纳米线和与第一纳米线相接悬空的第二纳米线；分别环绕第一纳米线和第二纳米线邻近浅沟槽隔离的第一源极和第二源极；位于第一纳米线和第二纳米线交接区域的漏极；位于第一源极和漏极、第二源极和漏极之间分别环绕第一纳米线和第二纳米线的至少3个第一栅极和至少3个第二栅极；在第一栅极、第二栅极、漏极和第一纳米线和第二纳米线之间设置有电势调节层。本发明的半导体器件具有高迁移率，可解决集成电路中晶体管数目及互连线增多所带来的问题。
【专利说明】
一种半导体器件及其制造方法和电子装置
技术领域
[0001]本发明涉及半导体技术领域，具体而言涉及一种半导体器件及其制造方法和电子
目.ο
【背景技术】
[0002]在半导体技术领域中，神经元器件是解决芯片中元件密度增加的问题的一个可选方案。
[0003]在神经元器件中，通过电路实现组成人类的大脑、眼睛和类似物的神经单元(nerve cell)的功能。特别地，神经元器件分别加权多个输入信号，并在该经加权的信号的相加结果达到预定值时输出预定的信号。这样的神经元器件包括加权装置，其用于加权多个输入信号，以及神经元晶体管，在其中当施加到由多个输入电极组成的栅极的输入电压的和达到预定值时，源极和漏极之间导通。该加权装置对应神经单元的神经键，其由例如晶体管和场效应晶体管组成。该神经元晶体管对应于神经单元的单元主体。
[0004]随着集成电路的发展及其集成度的提高，传统的基于单一晶体管功能的硅集成电路，出现了很多困难的、急待解决的问题，而神经元MOS晶体管(Neuron M0SFET，简写为neuMOS或vMOS)作为一种具有强大功能的单元晶体管,为解决集成电路中晶体管数目及互连线增多带来的问题提供了一种有效的途径。
【发明内容】
[0005]在
【发明内容】
部分中引入了一系列简化形式的概念，这将在【具体实施方式】部分中进一步详细说明。本发明的
【发明内容】
部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
[0006]为了克服目前存在的问题，本发明实施例一提供一种半导体器件，包括:
[0007]半导体衬底，位于所述半导体衬底上的浅沟槽隔离；
[0008]位于所述半导体衬底上且位于相邻的所述浅沟槽隔离之间的介电层；
[0009]位于相邻的所述浅沟槽隔离之间且位于所述介电层上方的悬空的第一纳米线和与所述第一纳米线相接的悬空的第二纳米线；
[0010]分别环绕所述第一纳米线和所述第二纳米线且邻近浅沟槽隔离的第一源极和第二源极；
[0011]位于所述第一纳米线和所述第二纳米线交接区域且环绕所述第一纳米线和所述第二纳米线的漏极；
[0012]位于所述第一源极和所述漏极之间且环绕所述第一纳米线的至少3个第一栅极；
[0013]位于所述第二源极和所述漏极之间且环绕所述第二纳米线的至少3个第二栅极，
[0014]其中，所述第一栅极与所述第一纳米线之间、所述第二栅极与所述第二纳米线之间、在所述漏极与所述第一纳米线、所述漏极和所述第二纳米线之间设置有电势调节层，位于所述漏极与所述第一纳米线、所述漏极和所述第二纳米线之间的电势调节层部分环绕所述第一纳米线和所述第二纳米线。
[0015]进一步，所述第一纳米线为P型，所述第二纳米线为N型，所述第一纳米线的材料包括锗、III族元素或V族元素,所述第二纳米线的材料包括InGaAs。
[0016]进一步，所述电势调节层由内向外包括第一高k介电层、多晶硅层和第二高k介电层。
[0017]进一步,所述第一高k介电层的厚度为I?3nm,所述多晶娃层的厚度为2?1nm,所述第二高k介电层的厚度为I?3nm。
[0018]进一步，位于所述漏极与所述第一纳米线、所述漏极和所述第二纳米线之间的电势调节层沿所述第一纳米线和所述第二纳米线的径向方向的截面为半环形，在所述半环形的电势调节层的断面与所述漏极之间还形成有绝缘层。
[0019]进一步,所述绝缘层的材料包括氧化石圭。
[0020]进一步，所述第一栅极和所述第二栅极的材料包括金属，和/或，所述第一源极、第二源极和所述漏极的材料包括金属。
[0021]本发明实施例二提供一种半导体器件的制造方法，包括:
[0022]步骤S1201:提供半导体衬底，在所述半导体衬底上形成浅沟槽隔离、位于相邻的所述浅沟槽隔离之间的悬空的第一纳米线和与所述第一纳米线相接的悬空的第二纳米线以及位于所述第一纳米线和第二纳米线下方的介电层；
[0023]步骤S1202:在所述第一纳米线和所述第二纳米线的外围以及所述介电层上形成电势调节层；
[0024]步骤S1203:形成位于相邻的所述浅沟槽隔离之间且分别环绕所述第一纳米线的至少3个第一栅极，和环绕所述第二纳米线的至少3个第二栅极；
[0025]步骤S1204:去除位于所述至少3个第一栅极和至少3个第二栅极所在区域外侧且邻近所述浅沟槽隔离的部分电势调节层，以暴露部分所述第一纳米线和所述第二纳米线.
[0026]步骤S1205:形成分别环绕部分暴露的所述第一纳米线和所述第二纳米线且邻近浅沟槽隔离的第一源极和第二源极；
[0027]步骤S1206:去除位于所述第一纳米线和所述第二纳米线的相接区域的部分所述电势调节层形成开口，以暴露部分所述第一纳米线和所述第二纳米线；
[0028]步骤S1207:在所述第一纳米线和所述第二纳米线的相接区域形成环绕所述第一纳米线和所述第二纳米线并填充所述开口的漏极。
[0029]进一步，所述第一纳米线为P型，所述第二纳米线为N型，所述第一纳米线的材料包括锗、III族元素或V族元素,所述第二纳米线的材料包括InGaAs。
[0030]进一步，形成所述悬空的第一纳米线的步骤包括:
[0031]提供半导体衬底，在所述半导体衬底上形成浅沟槽隔离，形成硬掩膜层并利用所述硬掩膜层对所述半导体衬底进行刻蚀以形成Σ型沟槽；
[0032]在所述Σ型沟槽内形成锗硅层；
[0033]去除所述硬掩膜层，对所述半导体衬底进行刻蚀以在所述锗硅层的周围形成凹槽；
[0034]通过氧化工艺在所述锗硅层的外围形成氧化硅层，对所述锗硅层进行压缩以形成经压缩的锗硅层；
[0035]去除所述氧化硅层，对所述经压缩的锗硅层进行退火以形成第一纳米线；
[0036]在所述半导体衬底上形成位于相邻的所述浅沟槽隔离之间的介电层。
[0037]进一步，形成悬空的所述第二纳米线的步骤包括:
[0038]提供半导体衬底，在所述半导体衬底上形成浅沟槽隔离，形成硬掩膜层并利用所述硬掩膜层对所述半导体衬底进行刻蚀以形成Σ型沟槽；
[0039]在所述Σ型沟槽的底部和侧壁形成缓冲层；
[0040]在所述缓冲层上和所述Σ型沟槽内形成InGaAs材料层；
[0041]去除所述硬掩膜层，对所述半导体衬底进行刻蚀以在所述缓冲层的周围形成凹槽；
[0042]刻蚀去除所述缓冲层；
[0043]对所述InGaAs材料层进行氢气退火，以形成第二纳米线；
[0044]在所述半导体衬底上形成位于相邻的所述浅沟槽隔离之间的介电层。
[0045]进一步，所述缓冲层的材料为硅锗。
[0046]进一步,所述步骤S1202包括:沉积第一高k介电层；在所述第一高k介电层之上沉积多晶5圭层；在所述多晶娃层之上沉积第—闻k介电层。
[0047]进一步，所述步骤S1206后和步骤S1207之前，还包括:在所述开口内暴露的电势调节层上形成绝缘层。
[0048]进一步，形成所述绝缘层的方法包括对所述开口内暴露的电势调节层进行氧化处理。
[0049]进一步,所述绝缘层的材料包括氧化石圭。
[0050]进一步，所述步骤S1203包括:
[0051]在所述第一纳米线和所述第二纳米线的外围沉积金属层；
[0052]对所述金属层进行刻蚀以形成位于相邻的所述浅沟槽隔离之间且环绕所述第一纳米线的至少3个第一栅极和环绕所述第二纳米线的至少3个第二栅极。
[0053]本发明实施例三提供一种电子装置，包括电子组件以及与该电子组件相连的半导体器件，其中所述半导体器件包括:
[0054]半导体衬底，位于所述半导体衬底上的浅沟槽隔离；
[0055]位于所述半导体衬底上且位于相邻的所述浅沟槽隔离之间的介电层；
[0056]位于相邻的所述浅沟槽隔离之间且位于所述介电层上方的悬空的第一纳米线和与所述第一纳米线相接的悬空的第二纳米线；
[0057]分别环绕所述第一纳米线和所述第二纳米线且邻近浅沟槽隔离的第一源极和第二源极；
[0058]位于所述第一纳米线和所述第二纳米线交接区域且环绕所述第一纳米线和所述第二纳米线的漏极；
[0059]位于所述第一源极和所述漏极之间且环绕所述第一纳米线的至少3个第一栅极；
[0060]位于所述第二源极和所述漏极之间且环绕所述第二纳米线的至少3个第二栅极，
[0061]其中，所述第一栅极与所述第一纳米线之间、所述第二栅极与所述第二纳米线之间、在所述漏极与所述第一纳米线、所述漏极和所述第二纳米线之间设置有电势调节层，位于所述漏极与所述第一纳米线、所述漏极和所述第二纳米线之间的电势调节层部分环绕所述第一纳米线和所述第二纳米线。
[0062]进一步，所述第一纳米线为P型，所述第二纳米线为N型，所述第一纳米线的材料包括锗、III族元素或V族元素,所述第二纳米线的材料包括InGaAs。
[0063]进一步，位于所述漏极与所述第一纳米线、所述漏极和所述第二纳米线之间的电势调节层沿所述第一纳米线和所述第二纳米线的径向方向的截面为半环形，在所述半环形的电势调节层的断面与所述漏极之间还形成有绝缘层。
[0064]本发明的半导体器件为互补型高迁移率无结纳米线神经元器件，包括一 P型神经元纳米线器件和与其相连接的一 N型InGaAs纳米线器件，P型神经元纳米线器件和与其相连接的N型InGaAs纳米线器件共用一个漏极作为信号输出节点，因此本发明的半导体器件具有高迁移率，由于具有位于源极和漏极之间且环绕纳米线的多个栅极，因而还可以解决集成电路中的晶体管数目及互连线增多所带来的问题。
【附图说明】
[0065]本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
[0066]附图中:
[0067]图1为本发明的一个实施例的一种半导体器件的结构的三维立体示意图，图1A对应为沿图1中剖面线A-A’所获得结构的剖面示意图，图1B为沿图1中剖面线B-B’所获得结构的剖面示意图，图1C为沿图1中剖面线C-C’所获得结构的剖面示意图，图1D为沿图1中剖面线D-D’所获得结构的剖面示意图，图1E为沿图1中剖面线E-E’所获得结构的剖面示意图，图1F为本发明的一个实施例的一种半导体器件结构的等效电路图；
[0068]图2-图9为本发明的另一个实施例的一种半导体器件的制造方法的相关步骤形成的结构的三维立体示意图，以及
[0069]图2A对应为沿图2中剖面线A-A’所获得结构的剖面示意图，图2B对应为沿图2中剖面线B-B’所获得结构的剖面示意图，
[0070]图3A对应为沿图3中剖面线A-A’所获得结构的剖面示意图，
[0071]图4A对应为沿图4中剖面线A-A’所获得结构的剖面示意图，
[0072]图5A对应为沿图5中剖面线A-A’所获得结构的剖面示意图，
[0073]图6A对应为沿图6中剖面线A-A’所获得结构的剖面示意图，图6B为沿图6中剖面线B-B’所获得结构的剖面示意图，图6C为沿图6中剖面线C-C’所获得结构的剖面示意图，图6D为沿图6中剖面线D-D’所获得结构的剖面示意图，
[0074]图7A对应为沿图7中剖面线A-A’所获得结构的剖面示意图，图7B为沿图7中剖面线B-B’所获得结构的剖面示意图，
[0075]图8A为图8中剖面线位置开口区域的纳米线结构沿X轴方向的局部剖面示意图，
[0076]图SB为图8中剖面线位置开口区域的纳米线结构沿Y轴方向的局部剖面示意图，
[0077]图9A对应为沿图9中剖面线A-A’所获得结构的剖面示意图，图9B为沿图9中剖面线B-B’所获得结构的剖面示意图，图9C为沿图9中剖面线C-C’所获得结构的剖面示意图，图9D为沿图9中剖面线D-D’所获得结构的剖面示意图，图9E为沿图9中剖面线E-E’所获得结构的剖面示意图；
[0078]图10A、图10B、图10C、图10D、图10E、图1OF和图1OG为本发明的另一个实施例的一种半导体器件的制造方法中锗纳米线的一种示例性方法的相关步骤形成的示意图；
[0079]图11A、图11B、图11C、图11D、图11E、图1lF和图1lG为本发明的另一个实施例的一种半导体器件的制造方法中InGaAs纳米线的一种示例性方法的相关步骤形成的示意图；
[0080]图12为本发明的另一个实施例的一种半导体器件的制造方法的示意性流程图。
【具体实施方式】
[0081]在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
[0082]应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
[0083]应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接至『或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
[0084]空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
[0085]在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
[0086]这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的注入区可导致该注入区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本发明的范围。
[0087]为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本发明的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
[0088]实施例一
[0089]下面，参照图1以及图1A、图1B、图1C、图1D和图1E来描述本发明的一个实施例提出的一种半导体器件的结构。图1为本发明的一个实施例的一种半导体器件的结构的立体示意图，图1A对应为沿图1中剖面线A-A’所获得结构的剖面示意图，图1B为沿图1中剖面线B-B’所获得结构的剖面示意图，图1C为沿图1中剖面线C-C’所获得结构的剖面示意图，图1D为沿图1中剖面线D-D’所获得结构的剖面示意图，图1E为沿图1中剖面线E-E’所获得结构的剖面示意图。
[0090]本发明实施例的半导体器件包括神经元纳米线器件和与其相连接的InGaAs纳米线器件，并且，除图1所示的结构之外，本发明实施例的半导体器件还可以包括其他组件，在此并不进行限定。
[0091]如图1以及图1A、图1B、图1C、图1D和图1E所示，本发明实施例的半导体器件包括半导体衬底100，位于所述半导体衬底100上的浅沟槽隔离(STI) 1001，位于所述半导体衬底100上且位于相邻的所述浅沟槽隔离1001之间的介电层1002 ;示例性地，所述介电层1002可以是氧化硅(Si02)或氮氧化硅(S1N)。
[0092]本发明实施例的半导体器件还包括位于相邻的所述浅沟槽隔离1001之间且位于所述介电层1002上方的悬空的第一纳米线1011和与所述第一纳米线1011相接的悬空的第二纳米线1012。示例性地，第一纳米线1011为P型，第二纳米线1012为N型，第一纳米线1011的材料包括锗、III族元素或V族元素,第二纳米线1012的材料包括InGaAs。
[0093]本发明实施例的半导体器件还包括分别环绕所述第一纳米线1011和所述第二纳米线1012且邻近浅沟槽隔离1001的第一源极1041和第二源极1042，位于所述第一纳米线1011和所述第二纳米线1012交接区域且环绕所述第一纳米线1011和所述第二纳米线1012的漏极1043。
[0094]本发明实施例的半导体器件还包括位于所述第一源极1041和所述漏极1043之间且环绕所述第一纳米线1011的至少3个第一栅极1031，位于所述第二源极1042和所述漏极1043之间且环绕所述第二纳米线1012的至少3个第二栅极1032。
[0095]其中，所述第一栅极1031与所述第一纳米线1011之间、所述第二栅极1032与所述第二纳米线1012之间、在所述漏极1043与所述第一纳米线1011、所述漏极1043和所述第二纳米线1012之间设置有电势调节层102，位于所述漏极1043与所述第一纳米线1011、所述漏极1043和所述第二纳米线1012之间的电势调节层102部分环绕所述第一纳米线1011和所述第二纳米线1012。
[0096]示例性地，所述电势调节层102由内向外包括第一高k介电层1021、多晶硅层1022和第二高k介电层(1023)。可选地，所述第一高k介电层的厚度为I?3nm，所述多晶石圭层的厚度为2?1nm,所述第二高k介电层的厚度为I?3nm。
[0097]在一个示例中，参考图1C，位于所述漏极1043与所述第一纳米线1011、所述漏极1043和所述第二纳米线1012之间的电势调节层102沿所述第一纳米线1011和所述第二纳米线1012的径向方向的截面为半环形，在所述半环形的电势调节层102的断面与所述漏极1043之间还形成有绝缘层106，较佳地，所述绝缘层106可仅位于多晶硅层1022的断面上。示例性地，所述绝缘层106的材料包括氧化石圭。
[0098]示例性地，所述第一栅极1031和所述第二栅极1032的材料包括金属。第一栅极
1031和所述第二栅极1032可以包括各个材料，所述各个材料包含但不限于:某些金属、金属合金、金属氮化物和金属硅化物，及其层压制件和其复合物。第一栅极1031和所述第二栅极1032也可以包括掺杂的多晶硅和多晶硅-锗合金材料(S卩，具有从每立方厘米大约lel8到大约le22个掺杂原子的掺杂浓度)以及多晶硅金属硅化物(polycide)材料(掺杂的多晶硅/金属硅化物叠层材料)。所述第一源极1041、第二源极1042和所述漏极1043的材料包括金属。
[0099]在本实施例的半导体器件中，第一源极1041与漏极1043之间的区域以及第二源极1042与漏极1043之间的区域构成沟道区。沟道区的电势可以通过改变电势调节层102的状态来调节。
[0100]在本实施例中，该至少3个第一栅极1031以及相应的第一源极1041和漏极1043构成一个神经元纳米线器件，该至少3个第一栅极1031可以统计称作栅极结构，每个栅极1031分别连接相应的输入电压。假定该至少3个栅极1031的数量为k(k为大于等于3的整数)，则第一个栅极103连接输入电压Vgl，第二个栅极103连接输入电压Vg2……第k个栅极1031连接输入电压Vgk。其中，Vgl至Vgk的加权值决定着第一源极1041和漏极1043之间的导通与否，当加权值大于等于开启电压时，第一源极1041和漏极1043之间导通。
[0101]同样，该至少3个第二栅极1032以及相应的第二源极1042和漏极1043构成一个InGaAs纳米线器件，每个第二栅极1032均连接输入电压。
[0102]P型神经元纳米线器件和与其相连接的N型InGaAs纳米线器件上的每一个独立的栅极输出均通过同一个电势调节层102来调节以获得最终的输出信号。P型神经元纳米线器件和与其相连接的N型InGaAs纳米线器件构成一个互补型高迁移率无结纳米线神经元器件。
[0103]本发明实施例的半导体器件包括P型神经元纳米线器件和与其相连接的N型InGaAs纳米线器件，两个纳米线器件共用一个漏极作为半导体器件的信号输出节点Vciut, P型神经元纳米线器件的源极1041接地Nss, N型InGaAs纳米线器件的源极1042连接电源电压Vdd，P型神经元纳米线器件和与其相连接的N型InGaAs纳米线器件的每个独立的栅极均连接一个输入电压Vl到Vn，其中η取自然数，如图1F的等效电路所示。
[0104]本发明的半导体器件为互补型高迁移率无结纳米线神经元器件，包括一 P型神经元纳米线器件和与其相连接的一 N型InGaAs纳米线器件，P型神经元纳米线器件和与其相连接的N型InGaAs纳米线器件共用一个漏极作为信号输出节点，因此本发明的半导体器件具有高迁移率，由于具有位于源极和漏极之间且环绕纳米线的多个栅极，因而还可以解决集成电路中的晶体管数目及互连线增多所带来的问题。
[0105]实施例二
[0106]下面，参照图2-图9、图2A-2B、图3A、图4A、图5A、图6A-6D、图7A-图7B、图8A-图8B、图9A-图9E、图1OA-图10G、图1lA-图1lG对本发明的一个实施例的一种半导体器件的制造方法的相关步骤形成的结构进行详细描述。其中，图1OA-图1OG为本发明的另一个实施例的一种半导体器件的制造方法中锗纳米线的一种示例性方法的相关步骤形成的示意图；图1lA-图1lG为本发明的另一个实施例的一种半导体器件的制造方法中InGaAs纳米线的一种示例性方法的相关步骤形成的示意图；图12为本发明的另一个实施例的一种半导体器件的制造方法的示意性流程图。
[0107]首先，执行步骤Al，提供半导体衬底100，在所述半导体衬底100上形成浅沟槽隔离1001、位于相邻的所述浅沟槽隔离1001之间的悬空的第一纳米线1011和与所述第一纳米线1011相接的第二纳米线1012,以及位于所述第一纳米线1011和第二纳米线1012下方的介电层1002，如图2、图2A和图2B所示。
[0108]其中，介电层1002的材料可以为氧化硅或其他合适的材料。第一纳米线1011为P型，第二纳米线1012为N型，所述第一纳米线1011的材料包括锗、III族元素或V族元素，所述第二纳米线1012的材料包括InGaAs。
[0109]在一个实例中，第一纳米线1011的制作可以通过如下步骤实现:
[0110]首先，如图1OA所示，提供半导体衬底100，在半导体衬底100上形成浅沟槽隔离(STI) 1001，在半导体衬底100上形成硬掩膜层600，利用硬掩膜层600对半导体衬底100进行刻蚀以形成Σ型沟槽6001。
[0111]其中，硬掩膜层600的材料可以为氮化硅或其他合适的材料。刻蚀以形成Σ型沟槽6001的方法，可以采用现有的各种可行的方法。在图1OA所示的结构中，Σ型沟槽6001在垂直于纸面的方向的两端分别与浅沟槽隔离(图中未示出)相连。
[0112]接着，如图1OB所示，在Σ型沟槽6001内形成锗硅层6002。
[0113]其中，形成锗硅层6002的方法可以为外延生长法或其他合适的方法。示例地，所述锗硅层为P型锗硅层。
[0114]接着，如图1OC所示，去除硬掩膜层600，刻蚀去除半导体衬底100位于锗硅层6002周围的部分。经过刻蚀，在锗硅层6002的周围形成凹槽6003。
[0115]其中，去除硬掩膜层600的方法可以为刻蚀法或其他合适的方法。
[0116]刻蚀去除半导体衬底100位于锗硅层6002周围的部分的方法，可以为干法刻蚀、湿法刻蚀或其他合适的方法。该刻蚀为选择性刻蚀，其具有半导体衬底100对锗硅层6002高的蚀刻选择比。
[0117]接着，如图1OD所示，通过氧化在锗硅层6002的外围形成氧化硅层6003，对锗硅层6002进行压缩处理从而形成经压缩的锗硅层6002’。其中，在本步骤中在凹槽6003的内壁上也会形成氧化娃层6003。
[0118]接着，如图1OE所示，去除氧化硅层6003。
[0119]其中，去除氧化硅层6003的方法可以为刻蚀法或其他合适的方法。
[0120]接着，如图1OF所示，对该经压缩的锗硅层6002’进行退火以形成第一纳米线1011。其中，该退火可以为快速热退火等各种可行的工艺。该退火工艺使第一纳米线被平滑。
[0121]如图1OG所示，在半导体衬底100上形成位于相邻的浅沟槽隔离(STI) 1001之间的介电层1002。示例性地，介电层1002的材料为氧化硅。形成介电层1002的方法可以包括:对半导体衬底100进行氧化处理以形成介电层1002，然后进行湿法清洗。
[0122]其中，图1OG的左图与图1OA至图1OF—致，为沿Y方向的剖视图；而图1OG的右图则为沿X方向的剖视图。
[0123]经过上述步骤完成对第一纳米线1011及其下方的介电层1002的制作。
[0124]在另一实例中，形成与第一纳米线1011相连的悬空的所述第二纳米线1012的工艺包括以下步骤:
[0125]首先，如图1lA所示，提供半导体衬底100，在所述半导体衬底100上形成浅沟槽隔离1001，形成硬掩膜层700并利用所述硬掩膜层700对所述半导体衬底100进行刻蚀以形成Σ型沟槽7001。
[0126]其中，所述半导体衬底100可与前述第一纳米线制作时的半导体衬底为同一衬底。硬掩膜层700的材料可以为氮化硅或其他合适的材料。刻蚀以形成Σ型沟槽7001的方法，可以采用现有的各种可行的方法。在图1lA所示的结构中，Σ型沟槽7001在垂直于纸面的方向的两端分别与浅沟槽隔离(图中未示出)相连。并与前述步骤中形成的第一纳米线相连。
[0127]接着，如图1lB所示，在所述Σ型沟槽7001的底部和侧壁形成缓冲层7002。可选地，所述缓冲层7002的材料为硅锗或其他具有半导体衬底对缓冲层的高的蚀刻选择比的材料。可采用外延生长的方法或其他合适的方法形成硅锗缓冲层。
[0128]接着，如图1lC所示，在所述缓冲层7002上和所述Σ型沟槽7001内形成InGaAs材料层7003。可采用外延生长或其他适合的沉积方法形成InGaAs材料层7003。
[0129]其中，外延生长可以采用低压化学气相沉积(LPCVD)、等离子体增强化学气相沉积(PECVD)、超高真空化学气相沉积(UHVCVD)、快速热化学气相沉积(RTCVD)和分子束外延(MBE)中的一种。
[0130]示例性地,所述InGaAs材料层为N型InGaAs材料层。
[0131 ] 接着，如图1ID所示，去除所述硬掩膜层700，对所述半导体衬底100进行刻蚀以在所述缓冲层7002的周围形成凹槽7004。
[0132]其中，去除硬掩膜层700的方法可以为刻蚀法或其他合适的方法。
[0133]刻蚀去除半导体衬底100位于锗硅层7002周围的部分的方法，可以为干法刻蚀、湿法刻蚀或其他合适的方法。该刻蚀为选择性刻蚀，其具有半导体衬底100对锗硅层7002高的蚀刻选择比。
[0134]接着，如图1lE所示，刻蚀去除所述缓冲层。该刻蚀可以为干法刻蚀或湿法刻蚀，该刻蚀具有缓冲层对InGaAs材料层7003高的选择蚀刻比，以保证在完全去除缓冲层的同时不会对InGaAs材料层7003造成损伤。
[0135]接着，如图1lF所示，对所述InGaAs材料层进行氢气退火，以形成第二纳米线1012。
[0136]对所述InGaAs材料层进行氢*气退火,可使得InGaAs材料层更加圆滑的同时,还可所小InGaAs材料层的尺寸，进而形成最终的第二纳米线1012。其他合适的退火方式也适用于本发明。
[0137]接着，如图1lG所示，在所述半导体衬底上形成位于相邻的所述浅沟槽隔离之间的介电层。
[0138]示例性地，介电层1002的材料为氧化硅。形成介电层1002的方法可以包括:对半导体衬底100进行氧化处理以形成介电层1002，然后进行湿法清洗。
[0139]其中，图1lG的左图与图1lA至图1lF—致，为沿Y方向的剖视图；而图1lG的右图则为沿X方向的剖视图。
[0140]经过上述方法可形成与第一纳米线相连接的第二纳米线，之后，还可将位于第一纳米线和第二纳米线相接区域的浅沟槽隔离去除，以使相接后的第一纳米线和第二纳米线的完全悬浮。
[0141]接着，执行步骤A2，在所述第一纳米线1011和所述第二纳米线1012的外围以及所述介电层1002上形成电势调节层102，如图3和图3A所示。
[0142]示例性地，电势调节层102在第一纳米线1011和所述第二纳米线1012的外围由内向外包括高k介电层1021、多晶硅层1022和高k介电层1023，如图3A所示。相应地，电势调节层102在介电层1002上自下而上包括高k介电层1021、多晶硅层1022和高k介电层1023，如图3A所示。
[0143]示例性地，形成电势调节层102的方法可以包括:
[0144]先沉积高k介电层1021 ；
[0145]在所述高k介电层之上沉积多晶硅层1022 ；
[0146]在所述多晶硅层之上沉积高k介电层1023。
[0147]在形成电势调节层102的过程中，所采用的沉积方法可以为ALD或CVD以及其他合适的方法。示例性地，高k介电层1021的厚度为I?3nm，多晶硅层1022的厚度为2?1nm,高k介电层1023的厚度为I?3nm。
[0148]接着，执行步骤A3，形成位于相邻的所述浅沟槽隔离1001之间且分别环绕所述第一纳米线1011的至少3个第一栅极1031，和环绕所述第二纳米线1012的至少3个第二栅极1032，如图4和图4A所示。
[0149]显然，该至少3个第一栅极1031至少3个第二栅极1032也环绕位于第一纳米线1011和第二纳米线1012的外围的电势调节层102。
[0150]示例性地，形成该至少3个第一栅极1031至少3个第二栅极1032的方法包括:
[0151]在所述第一纳米线和所述第二纳米线的外围沉积金属层；
[0152]对所述金属层进行刻蚀以形成位于相邻的所述浅沟槽隔离之间且环绕所述第一纳米线的至少3个第一栅极和环绕所述第二纳米线的至少3个第二栅极。
[0153]其中，用于形成栅极的金属层可以为铜、铝或其他合适的材料。第一栅极1031和所述第二栅极1032可以包括各个材料，所述各个材料包含但不限于:某些金属、金属合金、金属氮化物和金属硅化物，及其层压制件和其复合物。第一栅极1031和所述第二栅极1032也可以包括掺杂的多晶硅和多晶硅-锗合金材料(即，具有从每立方厘米大约IelS到大约le22个掺杂原子的掺杂浓度)以及多晶硅金属硅化物(polycide)材料(掺杂的多晶硅/金属硅化物叠层材料)。
[0154]接着，执行步骤A4，去除位于所述至少3个第一栅极1031和至少3个第二栅极1032所在区域外侧且邻近所述浅沟槽隔离1001的部分电势调节层102，以暴露部分所述第一纳米线1011和所述第二纳米线1012，如图5和图5A所示。
[0155]其中，所选用的去除方法可以为刻蚀法或其他合适的方法。
[0156]示例性地，电势调节层102位于相邻的第一栅极1031和第二栅极1032之间的部分被保留，如图5A所示。
[0157]接着，执行步骤A5，形成分别环绕部分暴露的所述第一纳米线1011和所述第二纳米线1012且邻近浅沟槽隔离1001的第一源极1041和第二源极1042，如图6和图6A-6D所
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[0158]示例性地，形成第一源极1041和第二源极1042的方法可以包括如下步骤:在半导体衬底100上形成在拟形成第一源极和第二源极的区域具有开口的掩膜层；在暴露的第一纳米线1011和第二纳米线1012的外围沉积金属层；对该金属层进行刻蚀以形成第一源极1041和第二源极1042。
[0159]其中，用于形成第一源极和第二源极的金属层可以为铜、铝或其他合适的材料。
[0160]接着，执行步骤A6，去除位于所述第一纳米线1011和所述第二纳米线1012的相接区域的部分所述电势调节层102形成开口 105，以暴露部分所述第一纳米线1011和所述第二纳米线1012，如图7、图7A和图7B所示。
[0161]去除所述电势调节层102的方法可以采用干法刻蚀或湿法刻蚀等方法，所述刻蚀从电势调节层102的顶部开始直到暴露部分相接区域的所述第一纳米线1011和所述第二纳米线1012。
[0162]如图7A所示,示例性地，当所述电势调节层102由内向外包括高k介电层1021、多晶硅层1022和高k介电层1023时，则所述开口 105同时暴露高k介电层1021、多晶硅层1022和高k介电层1023的断面。
[0163]接着，执行步骤A7，在所述开口 105内暴露的电势调节层102上形成绝缘层106，如图8、图8A和图8B所示。
[0164]本实施例中，形成所述绝缘层106的方法包括:对所述开口 105内暴露的电势调节层102进行氧化处理，则在暴露的电势调节层的断面上形成氧化物绝缘层106，在氧化处理过程中，多晶硅层1022的断面被氧化形成绝缘层106，如图8A和图8B所示。上述方法仅是示例性地，还可以采用其他方法形成所述绝缘层106，例如化学气相沉积、原子层沉积、磁控減射等。
[0165]可选地，所述绝缘层的材料包括氧化硅。所述绝缘层的材料还可以为其它适合的材料，例如氮化硅、氮氧化硅等。
[0166]接着，执行步骤AS，在所述第一纳米线1011和所述第二纳米线1012的相接区域形成环绕所述第一纳米线1011和所述第二纳米线1012并填充所述开口 105的漏极1043，如图9、图9A、图9B、图9C、图9D和图9E所示。
[0167]示例性地，形成第一源极1041和第二源极1042的方法可以包括如下步骤:在半导体衬底100上拟形成漏极区域以外的区域形成掩膜层；在对应的漏极区域沉积金属层，所述金属层填充开口 105并环绕第一纳米线1011和所述第二纳米线1012 ;对该金属层进行刻蚀以形成漏极1043。
[0168]如图9C所示，显然，所述漏极覆盖暴露的第一纳米线1011和第二纳米线1012，也环绕位于第一纳米线1011和第二纳米线1012的外围的电势调节层102。
[0169]其中，用于形成漏极1043的金属层可以为铜、铝或其他合适的材料。
[0170]经过上述步骤完成了对本发明半导体器件的制造过程。本领域的技术人员可以理解，除了上述的步骤Al至AS，在相邻的步骤之间以及步骤AS之后，还可以包括其他可行的步骤，在此并不进行限定。
[0171]根据本发明的制作方法制作完成了一种互补型高迁移率无结纳米线神经元器件，包括一 P型神经元纳米线器件和与其相连接的一 N型InGaAs纳米线器件，P型神经元纳米线器件和与其相连接的N型InGaAs纳米线器件共用一个漏极作为信号输出节点，P型神经元纳米线器件和与其相连接的N型InGaAs纳米线器件上的每一个独立的栅极输出均通过同一个电势调节层来调节以获得最终的输出信号。
[0172]因此，根据本发明的制作方法所获得的半导体器件具有高迁移率，和优异的性能，本发明的制作工艺简单，兼容性好。由于具有位于源极和漏极之间且环绕纳米线的多个栅极，因而还可以解决集成电路中的晶体管数目及互连线增多所带来的问题。
[0173]图12示出了本发明实施例提出的一种半导体器件的制造方法的一种示意性流程图，用于简要示出上述方法的典型流程。具体包括:
[0174]步骤S1201:提供半导体衬底，在所述半导体衬底上形成浅沟槽隔离、位于相邻的所述浅沟槽隔离之间的悬空的第一纳米线和与所述第一纳米线相接的悬空的第二纳米线以及位于所述第一纳米线和第二纳米线下方的介电层；
[0175]步骤S1202:在所述第一纳米线和所述第二纳米线的外围以及所述介电层上形成电势调节层；
[0176]步骤S1203:形成位于相邻的所述浅沟槽隔离之间且分别环绕所述第一纳米线的至少3个第一栅极，和环绕所述第二纳米线的至少3个第二栅极；
[0177]步骤S1204:去除位于所述至少3个第一栅极和至少3个第二栅极所在区域外侧且邻近所述浅沟槽隔离的部分电势调节层，以暴露部分所述第一纳米线和所述第二纳米线.
[0178]步骤S1205:形成分别环绕部分暴露的所述第一纳米线和所述第二纳米线且邻近浅沟槽隔离的第一源极和第二源极；
[0179]步骤S1206:去除位于所述第一纳米线和所述第二纳米线的相接区域的部分所述电势调节层形成开口，以暴露部分所述第一纳米线和所述第二纳米线；
[0180]步骤S1207:在所述第一纳米线和所述第二纳米线的相接区域形成环绕所述第一纳米线和所述第二纳米线并填充所述开口的漏极。
[0181]实施例三
[0182]本发明的再一个实施例提供一种电子装置，其包括电子组件以及与该电子组件相连的半导体器件。其中，该半导体器件为如上所述的半导体器件或根据如上所述的半导体器件的制造方法制造的半导体器件。该电子组件可以为任何合适的组件。该半导体器件为一种互补型高迁移率无结纳米线神经元器件，包括一 P型神经元纳米线器件和与其相连接的一 N型InGaAs纳米线器件，P型神经元纳米线器件和与其相连接的N型InGaAs纳米线器件共用一个漏极作为信号输出节点，P型神经元纳米线器件和与其相连接的N型InGaAs纳米线器件上的每一个独立的栅极输出均通过同一个电势调节层来调节以获得最终的输出信号。
[0183]示例性地，该半导体器件包括:半导体衬底，位于所述半导体衬底上的浅沟槽隔离；位于所述半导体衬底上且位于相邻的所述浅沟槽隔离之间的介电层；位于相邻的所述浅沟槽隔离之间且位于所述介电层上方的悬空的第一纳米线和与所述第一纳米线相接的悬空的第二纳米线；分别环绕所述第一纳米线和所述第二纳米线且邻近浅沟槽隔离的第一源极和第二源极；位于所述第一纳米线和所述第二纳米线交接区域且环绕所述第一纳米线和所述第二纳米线的漏极；位于所述第一源极和所述漏极之间且环绕所述第一纳米线的至少3个第一栅极；位于所述第二源极和所述漏极之间且环绕所述第二纳米线的至少3个第二栅极。
[0184]其中，所述第一栅极与所述第一纳米线之间、所述第二栅极与所述第二纳米线之间、在所述漏极与所述第一纳米线、所述漏极和所述第二纳米线之间设置有电势调节层，位于所述漏极与所述第一纳米线、所述漏极和所述第二纳米线之间的电势调节层部分环绕所述第一纳米线和所述第二纳米线。
[0185]示例性地，所述第一纳米线的材料包括锗、III族元素或V族元素，所述第二纳米线的材料包括InGaAs。
[0186]在一个示例中，位于所述漏极与所述第一纳米线、所述漏极和所述第二纳米线之间的电势调节层沿所述第一纳米线和所述第二纳米线的径向方向的截面为半环形，在所述半环形的电势调节层的断面与所述漏极之间还形成有绝缘层。
[0187]本实施例的电子装置，可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、V⑶、DVD、导航仪、照相机、摄像机、录音笔、MP3、MP4、PSP等任何电子产品或设备，也可为任何包括该半导体器件的中间产品。
[0188]本发明实施例的电子装置，由于包括了实施例一中的半导体器件，因而同样具有上述优点。
[0189]本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。
【主权项】
1.一种半导体器件，其特征在于，包括: 半导体衬底，位于所述半导体衬底上的浅沟槽隔离； 位于所述半导体衬底上且位于相邻的所述浅沟槽隔离之间的介电层； 位于相邻的所述浅沟槽隔离之间且位于所述介电层上方的悬空的第一纳米线和与所述第一纳米线相接的悬空的第二纳米线； 分别环绕所述第一纳米线和所述第二纳米线且邻近浅沟槽隔离的第一源极和第二源极； 位于所述第一纳米线和所述第二纳米线交接区域且环绕所述第一纳米线和所述第二纳米线的漏极； 位于所述第一源极和所述漏极之间且环绕所述第一纳米线的至少3个第一栅极； 位于所述第二源极和所述漏极之间且环绕所述第二纳米线的至少3个第二栅极， 其中，所述第一栅极与所述第一纳米线之间、所述第二栅极与所述第二纳米线之间、在所述漏极与所述第一纳米线、所述漏极和所述第二纳米线之间设置有电势调节层，位于所述漏极与所述第一纳米线、所述漏极和所述第二纳米线之间的电势调节层部分环绕所述第一纳米线和所述第二纳米线。2.如权利要求1所述的半导体器件，其特征在于，所述第一纳米线为P型，所述第二纳米线为N型，所述第一纳米线的材料包括锗、III族元素或V族元素，所述第二纳米线的材料包括InGaAs。3.如权利要求1所述的半导体器件，其特征在于，所述电势调节层由内向外包括第一高k介电层、多晶硅层和第二高k介电层。4.如权利要求3所述的半导体器件，其特征在于，所述第一高k介电层的厚度为I?3nm,所述多晶娃层的厚度为2?1nm,所述第二高k介电层的厚度为I?3nm。5.如权利要求1所述的半导体器件，其特征在于，位于所述漏极与所述第一纳米线、所述漏极和所述第二纳米线之间的电势调节层沿所述第一纳米线和所述第二纳米线的径向方向的截面为半环形，在所述半环形的电势调节层的断面与所述漏极之间还形成有绝缘层。6.如权利要求5所述的半导体器件，其特征在于，所述绝缘层的材料包括氧化硅。7.如权利要求1所述的半导体器件，其特征在于，所述第一栅极和所述第二栅极的材料包括金属，和/或，所述第一源极、第二源极和所述漏极的材料包括金属。8.一种半导体器件的制造方法，其特征在于，包括: 步骤S1201:提供半导体衬底，在所述半导体衬底上形成浅沟槽隔离、位于相邻的所述浅沟槽隔离之间的悬空的第一纳米线和与所述第一纳米线相接的悬空的第二纳米线以及位于所述第一纳米线和第二纳米线下方的介电层； 步骤S1202:在所述第一纳米线和所述第二纳米线的外围以及所述介电层上形成电势调节层； 步骤S1203:形成位于相邻的所述浅沟槽隔离之间且分别环绕所述第一纳米线的至少3个第一栅极，和环绕所述第二纳米线的至少3个第二栅极； 步骤S1204:去除位于所述至少3个第一栅极和至少3个第二栅极所在区域外侧且邻近所述浅沟槽隔离的部分电势调节层，以暴露部分所述第一纳米线和所述第二纳米线； 步骤S1205:形成分别环绕部分暴露的所述第一纳米线和所述第二纳米线且邻近浅沟槽隔离的第一源极和第二源极； 步骤S1206:去除位于所述第一纳米线和所述第二纳米线的相接区域的部分所述电势调节层形成开口，以暴露部分所述第一纳米线和所述第二纳米线； 步骤S1207:在所述第一纳米线和所述第二纳米线的相接区域形成环绕所述第一纳米线和所述第二纳米线并填充所述开口的漏极。9.根据权利要求8所述的制造方法，其特在于，所述第一纳米线为P型，所述第二纳米线为N型，所述第一纳米线的材料包括锗、III族元素或V族元素，所述第二纳米线的材料包括 InGaAs。10.根据权利要求8所述的制造方法，其特在于，形成所述悬空的第一纳米线的步骤包括: 提供半导体衬底，在所述半导体衬底上形成浅沟槽隔离，形成硬掩膜层并利用所述硬掩膜层对所述半导体衬底进行刻蚀以形成Σ型沟槽； 在所述Σ型沟槽内形成锗硅层； 去除所述硬掩膜层，对所述半导体衬底进行刻蚀以在所述锗硅层的周围形成凹槽；通过氧化工艺在所述锗硅层的外围形成氧化硅层，对所述锗硅层进行压缩以形成经压缩的锗硅层； 去除所述氧化硅层，对所述经压缩的锗硅层进行退火以形成第一纳米线； 在所述半导体衬底上形成位于相邻的所述浅沟槽隔离之间的介电层。11.根据权利要求8所述的制造方法，其特在于，形成悬空的所述第二纳米线的步骤包括: 提供半导体衬底，在所述半导体衬底上形成浅沟槽隔离，形成硬掩膜层并利用所述硬掩膜层对所述半导体衬底进行刻蚀以形成Σ型沟槽； 在所述Σ型沟槽的底部和侧壁形成缓冲层； 在所述缓冲层上和所述Σ型沟槽内形成InGaAs材料层； 去除所述硬掩膜层，对所述半导体衬底进行刻蚀以在所述缓冲层的周围形成凹槽； 刻蚀去除所述缓冲层； 对所述InGaAs材料层进行氢气退火，以形成第二纳米线； 在所述半导体衬底上形成位于相邻的所述浅沟槽隔离之间的介电层。12.根据权利要求11所述的制造方法，其特在于，所述缓冲层的材料为硅锗。13.根据权利要求8所述的制造方法，其特征在于，所述步骤S1202包括:沉积第一高k介电层；在所述第一高k介电层之上沉积多晶娃层；在所述多晶娃层之上沉积第二高k介电层。14.根据权利要求8所述的制造方法，其特征在于，所述步骤S1206后和步骤S1207之前，还包括:在所述开口内暴露的电势调节层上形成绝缘层。15.根据权利要求14所述的制造方法，其特征在于，形成所述绝缘层的方法包括对所述开口内暴露的电势调节层进行氧化处理。16.根据权利要求14所述的制造方法，其特征在于，所述绝缘层的材料包括氧化硅。17.根据权利要求8所述的制造方法，其特征在于，所述步骤S1203包括: 在所述第一纳米线和所述第二纳米线的外围沉积金属层； 对所述金属层进行刻蚀以形成位于相邻的所述浅沟槽隔离之间且环绕所述第一纳米线的至少3个第一栅极和环绕所述第二纳米线的至少3个第二栅极。18.一种电子装置，其特征在于，包括电子组件以及与该电子组件相连的半导体器件，其中所述半导体器件包括: 半导体衬底，位于所述半导体衬底上的浅沟槽隔离； 位于所述半导体衬底上且位于相邻的所述浅沟槽隔离之间的介电层； 位于相邻的所述浅沟槽隔离之间且位于所述介电层上方的悬空的第一纳米线和与所述第一纳米线相接的悬空的第二纳米线； 分别环绕所述第一纳米线和所述第二纳米线且邻近浅沟槽隔离的第一源极和第二源极； 位于所述第一纳米线和所述第二纳米线交接区域且环绕所述第一纳米线和所述第二纳米线的漏极； 位于所述第一源极和所述漏极之间且环绕所述第一纳米线的至少3个第一栅极； 位于所述第二源极和所述漏极之间且环绕所述第二纳米线的至少3个第二栅极， 其中，所述第一栅极与所述第一纳米线之间、所述第二栅极与所述第二纳米线之间、在所述漏极与所述第一纳米线、所述漏极和所述第二纳米线之间设置有电势调节层，位于所述漏极与所述第一纳米线、所述漏极和所述第二纳米线之间的电势调节层部分环绕所述第一纳米线和所述第二纳米线。19.根据权利要求18所述的电子装置，其特在于，所述第一纳米线为P型，所述第二纳米线为N型，所述第一纳米线的材料包括锗、III族元素或V族元素，所述第二纳米线的材料包括InGaAs。20.根据权利要求18所述的电子装置，其特在于，位于所述漏极与所述第一纳米线、所述漏极和所述第二纳米线之间的电势调节层沿所述第一纳米线和所述第二纳米线的径向方向的截面为半环形，在所述半环形的电势调节层的断面与所述漏极之间还形成有绝缘层。
【文档编号】B82Y10/00GK105990372SQ201510086617
【公开日】2016年10月5日
【申请日】2015年2月17日
【发明人】肖德元
【申请人】中芯国际集成电路制造(上海)有限公司