存储元件及其制造方法
【专利摘要】本发明提供一种存储元件及其制造方法，所述存储元件包括：位于衬底中的多个字线组、多个位线、多个电容器以及多个接触插塞；每一字线组具有两个埋入式字线；位线位于衬底上，且横越字线组；电容器位于位线之间的衬底上，且位于字线组的两侧的衬底上；接触插塞位于电容器与衬底之间；上述接触插塞的材料包括金属。
【专利说明】
存储元件及其制造方法
技术领域
[0001] 本发明关于一种存储元件及其制造方法，特别是有关于一种具有浅接面(Shallow Junct1n)的存储元件及其制造方法。【背景技术】
[0002] 在存储元件的积集度提高与元件尺寸缩小的情况下，元件中的线宽也逐渐缩小， 导致元件中的存储节点接触窗(Storage Node Contact)与源极/漏极区之间的接触电阻增加，产生较慢的电阻-电容延迟(RC Delay)，进而影响元件的操作速度。
[0003] 为了解决此问题，通常会利用金属硅化物来降低存储节点接触窗与源极/漏极区之间的电阻值。但形成金属硅化物的工艺中会使得耗损硅衬底中的硅，导致存储元件的源极/漏极区产生接面漏电(Junct1n Leakage)的问题，进而影响元件效能。因此，如何降低存储节点接触窗与源极/漏极区之间的电阻值，且同时避免接面漏电的问题将变成相当重要的一门课题。
【发明内容】
[0004] 本发明提供一种具有浅接面的存储元件及其制造方法，其可降低存储节点接触窗的电阻值。
[0005] 本发明一种存储元件包括:位于衬底中的多个字线组、多个位线、多个电容器及多个接触插塞。每一字线组具有两埋入式字线。位线位于衬底上且横越字线组。电容器位于位线之间的衬底上且位于字线组的两侧的衬底上。接触插塞位于电容器与衬底之间。接触插塞的材料包括金属。
[0006] 本发明提供一种存储元件的制造方法，其步骤如下。提供衬底。上述衬底具有第一区与第二区。在第一区的衬底上形成多个栅极结构。在第二区的衬底上形成多个位线。 进行选择性外延生长工艺，以在栅极结构之间的衬底上以及位线之间的衬底上形成多个外延层。在衬底上形成金属层，以覆盖外延层。进行退火工艺，以在栅极结构之间的衬底上以及位线之间的衬底上形成多个金属硅化物层。在栅极结构之间的金属硅化物层上形成多个第一接触插塞，且同时在位线之间的金属硅化物层上形成多个第二接触插塞。在第二区的第二接触插塞上形成多个电容器。
[0007] 本发明另一种存储元件的制造方法，包括:提供衬底。衬底具有第一区与第二区。 在第一区的衬底上形成多个栅极结构。在第二区的衬底上形成多个位线。在第一区及第二区的衬底上共形形成衬层。在衬底上形成金属层，以覆盖衬层。进行退火工艺，使得衬层转变成金属硅化物层。在金属硅化物层上形成导体层。图案化导体层与金属硅化物层，以在栅极结构之间形成多个第一接触插塞，且同时在位线之间形成多个第二接触插塞。在第二区的第二接触插塞上形成多个电容器。
[0008] 本发明一种存储元件包括:位于衬底中的多个字线、多个位线、多个电容器、多个接触插塞以及多个金属硅化物层。位线位于衬底上且横越字线。电容器位于位线之间的衬底上且位于字线的两侧的衬底上。接触插塞位于电容器与衬底之间。接触插塞的材料包括金属。金属硅化物层位于接触插塞与衬底之间。
[0009]基此，本发明可降低存储节点接触窗与源极/漏极区之间的电阻值，还可避免耗损硅衬底中的硅。为让本发明上述特征和优点能更明显易懂，下文举实施例并配合附图详细说明如下。【附图说明】
[0010]图1是本发明的一实施例的存储元件的上视示意图；
[0011]图2A至图2G是沿着图1的A-A线与B-B线的一实施例的存储元件的制造流程的剖面示意图；
[0012]图3A至图3F是沿着图1的A-A线与B-B线的另一实施例的存储元件的制造流程的剖面示意图。
[0013]附图标记说明:
[0014]10、20、30、40、70:开口；
[0015]50、60:掺杂区；
[0016]100:衬底；
[0017]101:隔离结构；
[0018]102:栅极结构；
[0019]104、204:栅介电层；
[0020]106、110、206、210:导体层；
[0021]108、208:阻挡层；
[0022]112、212:顶盖层；
[0023]114、214:间隙壁；
[0024]116、118、118a、118b、118c、136、136a、216:介电层；
[0025]120:硬掩膜层；
[0026]122:图案化掩膜层；
[0027]124、224:外延层；
[0028]126、226、126a、226a:金属层；
[0029]128、228、328、328a、328b:金属硅化物层；
[0030]130:第一接触插塞；
[0031]132:导线层；
[0032]134、134a:保护层；
[0033]202:位线；
[0034]203:字线组；
[0035]2〇3a、2〇3b:埋入式字线；
[0036]230:第二接触插塞；
[0037]234:电容器；
[0038]234a:下电极；
[0039]234b:介电层；
[0040]234c:上电极；
[0041]240:位线接触窗；
[0042]324:衬层；
[0043]330:导体层；
[0044]232:导体垫；
[0045]AA:有源区；
[0046]D1:第一方向；
[0047]D2:第二方向；
[0048]L1:长边；
[0049]L2:短边；
[0050]9:角度；
[0051]R1:第一区；
[0052]R2:第二区。【具体实施方式】
[0053]请参照图1，本发明提供一种存储元件包括:衬底100、多个栅极结构102、多个第一接触插塞130、多个字线组203、多个位线202、多个有源区AA、多个电容器234以及多个第二接触插塞230。衬底100具有第一区R1与第二区R2。本实施例中，第一区R1例如是周边电路区，第二区R2例如是存储单元阵列区。
[0054]栅极结构102位于第一区R1的衬底100上。栅极结构102沿第一方向D1延伸， 且沿第二方向D2相互排列。第一接触插塞130位于栅极结构102之间的衬底100上。因此本实施例可利用第一接触插塞130电性连接导线层132及栅极结构102之间的掺杂区 50。字线组203位于第二区R2的衬底100中。字线组203沿着第二方向D2延伸，且沿着第一方向D1相互排列。每一字线组203具有两个埋入式字线203a、203b。但本发明不限制字线的数量；举例而言，每一字线组也可以只有一个字线，为避免混淆，此种结构便不称为字线组，而只称为字线。位线202位于第二区R2的衬底100上，且横越字线组203 (或字线，图未示)。位线202沿着第一方向D1延伸，且沿着第二方向D2相互排列。上述字线组 203 (或字线)与上述位线202实质上互相垂直。
[0055]有源区AA位于第二区R2的衬底100上。每一有源区AA具有长边L1与短边L2， 且长边L1横越对应的字线组203。每一有源区AA与对应的位线202的重叠处具有位线接触窗240。因此，每一位线202在横越对应的字线组203时，可利用位线接触窗240来电性连接对应的掺杂区(未示出)，所述掺杂区位于两个埋入式字线203a、203b之间。此外，本实施例的存储元件还包括多个隔离结构101 (例如是浅沟渠隔离结构)位于有源区AA之外的第二区R2的衬底100中，以电性隔离有源区AA。有源区AA的长边方向与位线202的延伸方向呈一角度9,例如介于10度至40度之间。
[0056]电容器234位于位线202之间的衬底100上。电容器234排列成多数列与多数行。电容器234设置在字线组203的两侧的衬底100上，换言之，每两行的电容器234与具有两个埋入式字线203a、203b的字线组203沿着第一方向D1相互交替。第二接触插塞230 位于电容器234与衬底100之间。接触插塞230的材料包括金属。本实施例所述金属包括钨、氮化钛(TiN)、钴、镍、铝或其组合。请参照图2A，本发明提供一种存储元件的制造方法。 首先，提供衬底100。衬底100具有第一区R1 (如周边电路区)与第二区R2(如存储单元阵列区)。接着，在第一区R1的衬底100上形成多个栅极结构102。栅极结构102由栅介电层104、导体层106、阻挡层108、导体层110及顶盖层112依序堆叠而成。本实施例的栅介电层104的材料例如是氧化硅。导体层106的材料例如是掺杂多晶硅、非掺杂多晶硅或其组合。阻挡层108的材料例如是钛、氮化钛或其组合。导体层110的材料例如钨。顶盖层112的材料例如是氮化娃。栅极结构102的两侧具有间隙壁114。间隙壁114的材料例如是氧化硅、氮化硅或其组合。上述各层的形成方法为本领域技术人员所习知，在此不再详述。然后，在相邻栅极结构102之间的衬底100上形成介电层116。本实施例的介电层的材料例如是氧化硅、氮化硅、硼磷硅玻璃等。之后，进行化学机械研磨工艺，以暴露出栅极结构102的顶面。另一方面，在第二区R2的衬底100上形成多个位线202。位线202由栅介电层204、导体层206、阻挡层208、导体层210及顶盖层212依序堆叠而成。本实施例中位线202的栅介电层204、导体层206、阻挡层208、导体层210及顶盖层212分别与栅极结构 102的栅介电层104、导体层106、阻挡层108、导体层110及顶盖层112的材料和形成方法相同，在此不再赘述。位线202与栅极结构102不同之处在于其厚度、关键尺寸以及线距， 此为本领域技术人员所习知，在此不再详述。位线202的两侧具有间隙壁214。间隙壁214 的材料例如是氮化硅。然后，在相邻位线202之间的衬底100上形成介电层216。本实施例的介电层的材料及例如同上述。之后，进行化学机械研磨工艺，以暴露出位线202的顶面。 由于介电层116与介电层216是分开形成，因此所述两者的厚度可以不相同。接着，在第一区R1与第二区R2的衬底100上依序形成介电层118、硬掩膜层120及图案化的掩膜层122。 具体地，图案化掩膜层122具有开口 10以及多个开口 20。开口 10设置在第一区R1中的相邻栅极结构102之间的衬底100上。开口 20设置在第二区R2中的相邻位线202之间的衬底100上。本实施例中，介电层118的材料例如是氧化娃。硬掩膜层120的材料例如是硅材料、金属材料或碳材料等。图案化掩膜层122的材料例如是光刻胶。此外，本实施例还包括在第二区R2的位线202下方的衬底100中形成隔离结构101 (如浅沟渠隔离结构)。隔离结构101的材料例如是掺杂或未掺杂的氧化硅、高密度电浆氧化物、氮氧化硅、旋涂式氧化娃(Spin-on silicon oxide)、低介电常数介电材料或其组合。请参照图2A、2B，以图案化掩膜层122为掩膜进行蚀刻工艺，以暴露部分衬底100的表面。详细地，先以图案化掩膜层122为掩膜，移除开口 10及开口 20下方的硬掩膜层120及介电层118。然后再以图案化的硬掩膜层120及图案化的介电层118(未示出)为掩膜，移除开口 10下方的介电层116 及开口 20下方的介电层216,以在相邻栅极结构102之间形成开口 30,且在相邻位线202 之间形成多个开口 40。开口 30暴露第一区R1中的部分衬底100的表面；开口 40暴露第二区R2中的部分衬底100的表面。此外，在进行蚀刻工艺之后，第一区R1的衬底100上还具有部分介电层118a，其中介电层118a覆盖栅极结构102上。接着，分别在相邻栅极结构 102之间的衬底100中形成掺杂区50,且在相邻位线202之间的衬底100中形成多个掺杂区60。具体来说，进行离子植入工艺，以在开口 30、40所暴露的衬底100中形成掺杂区50、 60。本实施例的衬底100具有第一导电型；掺杂区50及掺杂区60具有第二导电型。第一导电型例如是P型；第二导电型例如是N型，反之亦然。本实施例中，掺杂区50所植入的掺质例如是磷或砷，掺杂的浓度例如是1015/cm3至1016/cm3 ;掺杂区60所植入的掺质例如是磷或砷，掺杂的浓度例如是1015/cm3至1016/cm3。本实施例中，掺杂区50例如是周边电路区的源极/漏极区；掺杂区60例如是存储单元阵列区的源极/漏极区。请参照图2C，进行选择性外延生长(Selective Epitaxial Growth，简称:SEG)工艺，以在开口 30中形成外延层124,且在多个开口 40中形成多个外延层224。详细地，由于选择性外延生长工艺仅会在被暴露的衬底100的表面上进行，因此外延层124仅会位于栅极结构102之间的衬底100 上，外延层224只会位于位线202之间的衬底100上。本实施例的外延层124及外延层224 的材料例如是单晶娃、娃化锗或其组合。外延层124的厚度可介于5nm至50nm之间；外延层224的厚度可介于5nm至50nm之间。本实施例的外延层224可增加掺杂区60 (例如源极/漏极区)与后续第二接触插塞230之间的接面区域的高度(如下图2D所示)，其可降低后续第二接触插塞230与掺杂区60之间的电阻值，同时可避免耗损衬底100中的硅，以解决存储元件的源极/漏极区的接面漏电的问题。同样地，外延层124也可降低后续第一接触插塞130与掺杂区50 (例如源极/漏极区)之间的电阻值。请参照图2C与图2D，在开口 30中共形地形成金属层126,且在开口 40中共形地形成金属层226,金属层126覆盖外延层124的表面，而金属层226覆盖外延层224的表面。在本实施例中，金属层126、226 的材料可例如是钛、钴、镍、钨或其组合，其厚度可介于l〇nm至80nm之间。请参照图2D、2E， 进行退火工艺，以在栅极结构102之间的衬底100上形成金属硅化物层128,且同时在位线 202之间的衬底100上形成多个金属硅化物层228。详细地，金属层126与外延层124接触的表面以及金属层226与外延层224接触的表面进行金属硅化反应，其使得开口 30中的外延层124转变为金属硅化物层128,开口 40中的外延层224转变为金属硅化物层228。由于外延层124、224具有足够厚度，可与其上方的金属层126反应以分别形成金属硅化物层 128、228,因此不仅可降低后续第一接触插塞130与掺杂区50 (例如源极/漏极区)之间的电阻值，以及降低后续第二接触插塞230与掺杂区60 (例如源极/漏极区)之间的电阻值， 且可避免耗损衬底100中的硅。如此便可解决存储元件的源极/漏极区接面漏电的问题。 另外，开口 30及开口 40侧壁上还分别残留未反应的金属层126a及金属层226a。本实施例的金属层126a及金属层226a可当作第一接触插塞130及第二接触插塞230的阻挡层。金属硅化物层128、228的材料例如是硅化钛、硅化钴、硅化镍或其组合，其厚度可介于2nm至 80nm之间。接着，分别在开口 30中形成第一接触插塞130,且在多个开口 40中形成多个第二接触插塞230。详细地，在第一区R1以及第二区R2的衬底100上形成导体材料层(未示出)，导体材料层填入开口 30以及开口 40中，其材料可包括金属，金属例如是钨、氮化钛、 钴、镍、铝或其组合。之后，移除栅极结构102以位线202表面上的导体材料层，以分别在开口 30中形成第一接触插塞130,且在多个开口 40中形成多个第二接触插塞230。由于本实施例可同时形成第一接触插塞130与第二接触插塞230,因此本实施例可减少工艺步骤，进而降低工艺成本。另外，本实施例中每一开口 40中的第二接触插塞230及金属层226a可视为存储节点接触窗，其可用以电性连接掺杂区60与后续形成的电容器234。金属硅化物层128位于掺杂区50与第一接触插塞130之间，因此金属硅化物层128可降低第一接触插塞130与掺杂区50 (例如源极/漏极区)之间的电阻值。同样地，金属硅化物层228位于掺杂区60与第二接触插塞230之间，因此金属硅化物层228可降低第二接触插塞230与掺杂区60(例如源极/漏极区)之间的电阻值。本实施例所述移除方法可利用化学机械研磨法。请参照图2F，在第一区R1的第一接触插塞130上形成导线层132,使导线层132可通过第一接触插塞130、金属硅化物层128来与栅极结构102之间的掺杂区50电性连接。本实施例导线层132的材料例如是钨、氮化钛、钴、镍、铝或其组合，其形成方法可以是物理气相沉积法。接着，在导线层132上共形地形成保护层134,以覆盖第一区R1的介电层118a 及导线层132的表面，且覆盖第二区R2的位线202及第二接触插塞230的表面。本实施例保护层134的材料例如是氧化硅、氮化硅或其组合，其厚度可介于3nm至80nm之间。之后， 在保护层134上形成介电层136,其材料例如同介电层116。此外本实施例也可在形成导线层132的同时，在第二区R2的第二接触插塞230上形成着陆垫(未示出)，以电性连接后续形成的电容器234。
[0057]请参照图2G，在第二区R2的第二接触插塞230上形成多个电容器234。具体来说，每一电容器234包括下电极234a、上电极234c及介电层234b。每一介电层234b位于下电极234a与上电极234c之间。每一下电极234a与所对应的第二接触插塞230电性连接。在一实施例中，介电层234b可包括高介电常数材料层，其材料例如是下述元素的氧化物，如:铪、锆、铝、钛、镧、钇、钆或钽，又或是氮化铝，或是上述任意组合。下电极234a与上电极234c的材料例如是氮化钛、氮化钽、钨、钛钨、铝、铜或金属硅化物。请参照图3A与图 3B，本发明提供另一种存储元件的制造方法，其步骤如下。由于图3A的结构、制造流程与所述图2A的结构、制造流程相同，在此便不再赘述。之后，如图3B所示，以图案化的掩膜层 122为掩膜，进行蚀刻工艺，以暴露部分衬底100的表面。接着，分别在相邻栅极结构102之间的衬底100中形成掺杂区50,且在相邻位线202之间的衬底100中形成多个掺杂区60。 值得一提的是，图3B与图2B的制造流程基本上相似，但其不同之处在于:在进行所述蚀刻工艺之后，图3B之第二区R2的衬底100上还具有部分介电层118a，其中介电层118a覆盖位线202上。接着，请参照图3C，在第一区R1以及第二区R2的衬底100上共形地形成衬层 (Liner Layer) 324。衬层324覆盖第一区R1的介电层118a及开口 30的表面，且覆盖第二区R2的介电层118a及开口 40的表面。本实施例中衬层324的材料例如是多晶娃、非晶硅或其组合，其厚度可介于2nm至15nm之间。
[0058]请参照图3C与图3D，然后，在衬层324上共形地形成金属层(未示出)。本实施例中金属层的材料例如是钛、钴、镍、钨或其组合，其厚度可介于lOmii至80nm之间。之后， 进行退火工艺，使得衬层324转变成金属硅化物层328。详细地，所述金属层(未示出)与衬层324所接触的表面进行金属硅化反应，其使得所述衬层324转变为金属硅化物层328。 本实施例金属硅化物层328的材料例如是硅化钛、硅化钴、硅化镍或其组合，其厚度可介于 2nm至80nm之间。同上述实施例，由于衬层324具有足够厚度，可与其上方的金属层反应以形成金属硅化物层328,因此，其不仅可降低后续第一接触插塞130与掺杂区50 (例如源极 /漏极区)之间的电阻值，以及降低后续第二接触插塞230与掺杂区60 (例如源极/漏极区)之间的电阻值，且可避免耗损衬底100中的硅。如此便可解决存储元件的源极/漏极区之接面漏电的问题。接着，在金属硅化物层328上形成导体层330。导体层330填入开口 30与开口 40,且覆盖金属硅化物层328上。本实施例的导体层330的材料例如是氮化钛、 钴、镍、铝或其组合，其厚度可介于10nm至80nm之间。
[0059]请参照图3D、3E，图案化导体层330与金属硅化物层328,以在栅极结构102之间形成多个第一接触插塞130,且同时在位线202之间形成多个第二接触插塞230。详细地， 在形成第一接触插塞130的同时也形成导线层132,导线层132位于第一接触插塞130上，其可通过第一接触插塞130、金属硅化物层328a与栅极结构102之间的掺杂区50电性连接。金属娃化物层328a位于第一接触插塞130与掺杂区50之间，可降低第一接触插塞130 与掺杂区50之间的电阻值。同样地，在形成第二接触插塞230的同时也形成导体垫232,导体垫232位于第一接触插塞130上，其可通过第二接触插塞230、金属硅化物层328b与位线202之间的掺杂区60电性连接。本实施例的导体垫232可视为着陆垫。金属硅化物层 328b位于第二接触插塞230与掺杂区60之间，可降低第二接触插塞230与掺杂区60之间的电阻值。另外，在进行所述图案化工艺，也移除部分介电层118a，以在第一区R1的栅极结构102上形成介电层118b，且在第二区R2的位线202上形成介电层118c。部分金属硅化物层328a位于介电层118b与导线层132之间；而部分金属硅化物层328b也位于介电层 118c与导体垫232之间。
[0060]请参照图3E、3F，在第二区R2的第二接触插塞230上形成多个电容器234。具体地，先于衬底100上形成介电层136。介电层136覆盖第一区R1的介电层118b及导线层 132的表面，且填入第二区R2的开口 70中，并覆盖第二区R2的介电层118c及导体垫232 的表面。之后，在第二区R2的介电层136中形成电容器234。每一电容器234与所对应的导体垫232电性连接。
[0061]综上所述，本发明的一实施例利用选择性外延生长工艺，在栅极结构之间的掺杂区上及位线之间的掺杂区上形成多个外延层。另一方面，本发明的另一实施例是在衬底上形成衬层覆盖掺杂区。在进行后续退火工艺时，上述外延层以及衬层可用以参与金属硅化反应，以形成金属硅化物层。如此，本发明不仅可降低存储节点接触窗与存储单元阵列区的源极/漏极区之间的电阻值，同时也可避免耗损硅衬底中的硅，解决存储元件的源极/漏极区之接面漏电的问题。此外，本发明可在第一区与第二区上同时形成接触插塞，可减少工艺步骤，降低工艺成本。
[0062]最后应说明的是:以上各实施例仅用以说明本发明的技术方案，而非对其限制； 尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解:其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。
【主权项】
1.一种存储元件，其特征在于，包括:多个字线组，位于衬底中，每一字线组具有两个埋入式字线；多个位线，位于所述衬底上，且横越所述字线组；多个电容器，位于所述位线之间的所述衬底上，且位于所述字线组的两侧的所述衬底 上；以及多个接触插塞，位于所述电容器与所述衬底之间，其中所述接触插塞的材料包括金属。2.根据权利要求1所述的存储元件，其特征在于，还包括多个金属硅化物层，位于所述 接触插塞与所述衬底之间。3.根据权利要求1所述的存储元件，其特征在于，还包括多个着陆垫，位于所述接触插 塞与所述电容器之间。4.根据权利要求1所述的存储元件，其特征在于，还包括多个有源区，每一有源区的 长边横越所对应的所述字线组，且每一有源区与所对应的所述位线的重叠处具有位线接触窗。5.—种存储元件的制造方法，其特征在于，包括:提供衬底，所述衬底具有第一区与第二区；在所述第一区的所述衬底上形成多个栅极结构；在所述第二区的所述衬底上形成多个位线；进行选择性外延生长工艺，以在所述栅极结构之间的所述衬底上以及所述位线之间的 所述衬底上形成多个外延层；在所述衬底上形成金属层，以覆盖所述外延层；进行退火工艺，以在所述栅极结构之间的所述衬底上以及所述位线之间的所述衬底上 形成多个金属娃化物层；在所述栅极结构之间的所述金属硅化物层上形成多个第一接触插塞，且同时在所述位 线之间的所述金属硅化物层上形成多个第二接触插塞；以及 在所述第二区的所述第二接触插塞上形成多个电容器。6.—种存储元件的制造方法，其特征在于，包括:提供衬底，所述衬底具有第一区与第二区；在所述第一区的所述衬底上形成多个栅极结构；在所述第二区的所述衬底上形成多个位线；在所述第一区以及所述第二区的所述衬底上共形形成衬层；在所述衬底上形成金属层，以覆盖所述衬层；进行退火工艺，使得所述衬层转变成金属硅化物层；在所述金属硅化物层上形成导体层；图案化所述导体层与所述金属硅化物层，以在所述栅极结构之间形成多个第一接触插 塞，且同时在所述位线之间形成多个第二接触插塞；以及 在所述第二区的所述第二接触插塞上形成多个电容器。7.根据权利要求5或6所述的存储元件的制造方法，其特征在于，还包括在所述第二接 触插塞与所述电容器之间形成多个着陆垫。8.根据权利要求5或6所述的存储元件的制造方法，其特征在于，所述第一区为周边电路区，所述第二区为存储单元阵列区。9.一种存储元件，其特征在于，包括:多个字线，位于衬底中；多个位线，位于所述衬底上，且横越所述字线；多个电容器，位于所述位线之间的所述衬底上，且位于所述字线的两侧的所述衬底 上；多个接触插塞，位于所述电容器与所述衬底之间，其中所述接触插塞的材料包括金属；以及多个金属硅化物层，位于所述接触插塞与所述衬底之间。10.根据权利要求9所述的存储元件，其特征在于，还包括多个着陆垫，位于所述接触 插塞与所述电容器之间。
【文档编号】H01L27/115GK105990370SQ201510098956
【公开日】2016年10月5日
【申请日】2015年3月6日
【发明人】朴哲秀, 林志豪
【申请人】华邦电子股份有限公司