半导体器件及制备方法、半导体器件的测试结构及方法
【专利摘要】本发明涉及一种半导体器件及制备方法、半导体器件的测试结构及方法。所述测试结构包括半导体衬底；浮栅，位于所述半导体衬底上；浮栅极氧化物，位于所述半导体衬底和所述浮栅之间；控制栅，位于所述浮栅上；第一终端，与所述半导体衬底连接；第二终端，与所述控制栅电连接；第三终端，与露出的所述浮栅电连接。本发明所述测试结构和方法的优点在于：(1)可以通过在线WAT测试来监控周围区器件的所述浮栅和控制栅之间的界面层。(2)当所述周围区器件的所述浮栅和控制栅之间存在界面层，本发明所述检测结构仍可以准确的检测到栅极氧化物的电容-电流曲线，并且反馈得到准确的栅极氧化物的厚度。
【专利说明】
半导体器件及制备方法、半导体器件的测试结构及方法
技术领域
[0001]本发明涉及半导体存储器件，具体地，本发明涉及一种半导体器件及制备方法、半导体器件的测试结构及方法。
【背景技术】
[0002]随着便携式电子设备的高速发展(比如移动电话、数码相机、MP3播放器以及PDA等)，对于数据存储的要求越来越高。非易失闪存由于具有断电情况下仍能保存数据的特点，成为这些设备中最主要的存储部件，其中，由于闪存(flash memory)可以达到很高的芯片存储密度，而且没有引入新的材料，制造工艺兼容，因此，可以更容易更可靠的集成到拥有数字和模拟电路中。
[0003]NOR和NAND是现在市场上两种主要的非易失闪存技术，NOR闪存(Flash)器件属于非易失闪存的一种，其特点是芯片内执行，这样应用程序可以直接在Flash闪存内运行，不必再把代码读到系统RAM(随机存储器)中，从而使其具有较高的传输效率。
[0004]对于非易失性存储器(Nonvolatile memories，NVM)，随着半导体器件尺寸的不断缩小，节距也不断缩小，相关的工艺不能再使用自对准多晶硅工艺，其中在存储器的周围区中包括浮栅多晶硅和控制栅多晶硅的堆叠。
[0005]当所述浮栅多晶硅和控制栅多晶硅之间具有界面层时，所述界面层将会影响晶圆可接受测试(wafer acceptance test，WAT)的准确性，特别是会影响到所述栅极介电层厚度的测量，因为在测量过程中不仅包括栅极氧化物电容，还进一步包括浮栅和控制栅之间的电容，浮栅和控制栅之间的电容会影响栅极氧化物电容-电流曲线的测量，对所述测量造成干扰。
[0006]因此需要对目前所述器件的检测结构以及检测方法作进一步的改进，以便消除上述问题。
【发明内容】
[0007]在
【发明内容】
部分中引入了一系列简化形式的概念，这将在【具体实施方式】部分中进一步详细说明。本发明的
【发明内容】
部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
[0008]为了解决现有技术中存在的问题，提供了一种半导体器件的测试结构，包括:
[0009]半导体衬底；
[0010]浮栅，位于所述半导体衬底上；
[0011]浮栅极氧化物，位于所述半导体衬底和所述浮栅之间；
[0012]控制栅，位于所述浮栅上；
[0013]第一终端，与所述半导体衬底连接；
[0014]第二终端，与所述控制栅电连接；
[0015]第三终端，与露出的所述浮栅电连接。
[0016]可选地，所述第一终端与与所述半导体衬底连接之间具有自对准硅化物；
[0017]所述第二终端与所述控制栅之间具有自对准硅化物；
[0018]所述第三终端与露出的所述浮栅之间具有自对准硅化物。
[0019]可选地，所述控制栅位于所述浮栅的一端。
[0020]可选地，所述浮栅和所述控制栅的侧壁上均形成有侧墙绝缘保护层。
[0021]本发明还提供了一种基于上述的测试结构的测试方法，包括:
[0022]步骤S1:分别电连接所述第二终端和所述第三终端，并在所述第三终端上施加电压，以得到电压-电流曲线并计算出电阻阻值，根据所述电阻阻值判断所述浮栅和控制栅之间是否存在界面层。
[0023]可选地，在所述步骤SI中，若所述电压-电流曲线计算所得的所述电阻阻值体现为浮栅材料、控制栅材料的正常电阻值，则所述浮栅和所述控制栅之间不存在界面层；
[0024]若所述电压-电流曲线计算所得的所述电阻阻值大于浮栅材料、控制栅材料的电阻值范围，则所述浮栅和所述控制栅之间存在界面层。
[0025]可选地，在所述步骤SI中，若所述电压-电流曲线计算所得的电阻阻值大于浮栅材料、控制栅材料的电阻值范围，
[0026]则进一步执行步骤S2:则在所述浮栅上扫描-V?+V的电压，所述控制栅上电压为0，以获取电容-电压曲线，进一步证实所述浮栅和所述控制栅之间存在界面层。
[0027]可选地，所述方法还进一步包括步骤S3:分别电连接所述第一终端和第三终端，进行扫描以得到电容-电势曲线，来测试所述浮栅极氧化物的厚度。
[0028]可选地，若所述浮栅和所述控制栅之间不存在界面层，则分别电连接所述第二终端和第三终端，进行扫描以得到电容-电势曲线，来测试所述栅极氧化物的厚度。
[0029]本发明还提供了一种半导体器件，包括:
[0030]核心单元区，所述核心单元区中形成有核心存储区；
[0031]周围单元区，包括上述的测试结构以及CMOS器件。
[0032]本发明还提供了一种半导体器件的制备方法，包括:
[0033]步骤S1:提供半导体衬底，所述半导体衬底包括核心单元区和周围单元区，在所述核心单元区上形成有核心区浮栅和核心区界面层，在所述周围单元区上形成有周围区浮栅和周围区界面层；
[0034]步骤S2:在所述核心单元区上方以及所述周围单元区一端的上方形成第一掩盖层，然后去除所述周围区浮栅上的部分所述界面层；
[0035]步骤S3:在所述核心单元区和所述周围单元区上沉积控制栅材料层以及阻挡层；
[0036]步骤S4:图案化所述核心单元区的所述控制栅材料层和核心区浮栅，以形成核心区栅极结构；
[0037]步骤S5:图案化所述周围单元区的控制栅材料层，以露出剩余的所述界面层并在所述周围区浮栅上形成周围区控制栅；
[0038]步骤S6:在所述核心区栅极结构之间形成通孔，并在所述周围区浮栅浮栅上形成第一终端，在所述周围区控制栅上形成第二终端，在所述周围区的所述半导体衬底上形成第三终端。
[0039]可选地，在所述步骤S3中，在所述控制栅材料层上进一步形成SiN层。
[0040]可选地，所述步骤S4包括:
[0041]步骤S41:在所述核心单元区形成第一掩膜层，以所述第一掩膜层为掩膜，蚀刻所述控制栅材料层和所述核心区浮栅，以形成核心区栅极结构；
[0042]步骤S42:在所述核心区栅极结构两侧的所述半导体衬底中执行LDD离子注入；
[0043]步骤S43:在所述核心区栅极结构的侧壁上形成侧墙绝缘保护层，并执行源漏注入。
[0044]可选地，所述步骤S4还进一步包括:
[0045]步骤S44:沉积第一层间介电层，以覆盖所述核心单元区和所述周围单元区；
[0046]步骤S45:平坦化所述第一层间介电层至所述核心区栅极结构；
[0047]步骤S46:在所述核心单元区和所述周围单元区上形成保护层；
[0048]步骤S47:在所述核心单元区上形成第二掩盖层，去除所述周围单元区上的所述保护层，其中，采用湿法蚀刻去除所述周围单元区上的所述保护层。
[0049]可选地，所述步骤S5包括:
[0050]步骤S51:在所述核心单元区和所述周围单元区上形成第二掩膜层，并图案化；
[0051]步骤S52:以所述图案化的第二掩膜层为掩膜蚀刻所述周围单元区的控制栅材料层，以露出所述周围区浮栅一端上的所述界面层，同时在所述周围区浮栅的另一端形成周围区控制栅。
[0052]可选地，所述步骤S5还进一步包括:
[0053]步骤S53:在所述周围单元区执行LDD离子注入；
[0054]步骤S54:沉积第一介电层和第二介电层，并进行干法蚀刻，在所述周围单元区上的浮栅和控制栅的侧壁上均形成侧墙绝缘保护层；
[0055]步骤S55:在所述周围单元区的一端执行N型离子注入，在所述另周围单元区的一端P型离子注入。
[0056]可选地，所述步骤S5还进一步包括:
[0057]步骤S56:在所述核心单元区和所述周围单元区上形成绝缘阻挡层；
[0058]步骤S57:在所述核心单元区上形成第三掩盖层，以去除所述周围单元区上的所述绝缘阻挡层；
[0059]步骤S58:在露出的所述周围区浮栅上、所述周围区控制栅上和所述周围区的所述半导体衬底上形成自对准金属娃化物层。
[0060]可选地，所述步骤S6包括:
[0061]步骤S61:在所述核心单元区和所述周围单元区上形成第二层间介电层和第三层间介电层，以覆盖所述核心单元区和所述周围单元区；
[0062]步骤S62:在所述周围单元区上形成第四掩盖层，以去除所述核心单元区上的所述第三层间介电层；
[0063]步骤S63:平坦化所述第二层间介电层至所述核心区栅极结构；
[0064]步骤S64:图案化所述核心单元区上的第一层间介电层，以在所述第一层间介电层中的所述核心区栅极结构之间形成通孔开口；
[0065]步骤S65:图案化所述周围单元区中的所述第二层间介电层，以形成终端开口，分别露出所述周围区浮栅、所述周围区控制栅和所述周围单元区中的所述半导体衬底；
[0066]步骤S66:沉积导电材料，以填充所述通孔开口，形成通孔，同时填充所述终端开口，以分别在所述周围区浮栅、所述周围区控制栅和所述周围单元区中的所述半导体衬底上形成所述第一终端、所述第二终端和所述第三终端。
[0067]可选地，所述步骤S6还进一步包括:
[0068]步骤S67:在所述核心单元区和所述周围单元区上形成第四层间介电层；
[0069]步骤S68:在所述第四层间介电层中形成接触孔，以分别电连接所述通孔、所述第一终端、所述第二终端和所述第三终端。
[0070]本发明为了解决现有技术中存在的问题提供了一种半导体器件的测试结构，所述测试结构不仅能够检测周围区器件的浮栅和控制栅之间是否存在界面层，同时若所述界面层存在时还可以进一步检测浮栅极氧化物的厚度。
[0071]本发明所述测试结构和方法的优点在于:
[0072](I)可以通过在线WAT测试来监控周围区器件的所述浮栅和控制栅之间的界面层。
[0073](2)当所述周围区器件的所述浮栅和控制栅之间存在界面层，常规的检测结构会受到层间介电层的干扰，但是本发明所述检测结构可以准确的检测到浮栅极氧化物的电容-电流曲线，并且反馈得到准确的栅极氧化物的厚度。
【附图说明】
[0074]本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的装置及原理。在附图中，
[0075]图1-30为本发明一实施方式中所述半导体器件的制备过程示意图；
[0076]图31为现有技术中所述半导体器件的检测结构的示意图；
[0077]图32为本发明一实施方式中所述半导体器件的制备工艺流程图。
【具体实施方式】
[0078]在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
[0079]应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
[0080]应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接至IJ”或“耦合至IJ”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
[0081]空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
[0082]在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
[0083]为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本发明的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
[0084]现有技术中周围区栅极氧化物的WAT测试结构如图31所示，所述测试结构包括半导体衬底10、浮栅11、控制栅12、第一终端13以及第二终端14，其中所述浮栅11位于所述半导体衬底上，所述半导体衬底和所述浮栅11之间还形成有栅极氧化物层，其中所述控制栅位于所述浮栅的上方，所述第一终端与所述控制栅相连接，所述第二终端与所述半导体衬底相连接。
[0085]在测量时，在所述第一终端13和所述第二终端上施加电压，如果所述浮栅11和所述控制栅之间没有界面层，则如图31所示的结构可以通过电容-电流曲线准确的得到栅极氧化物的厚度，但是一旦所述浮栅和所述控制栅之间具有界面层，测量得到的电容包括栅极氧化物电容和界面层电容，所述界面层电容将直接导致所述栅极氧化物厚度的不准确，因此需要对目前所述测量结构以及测量方法作进一步的改进，以便消除上述问题。
[0086]实施例1
[0087]为了解决现有技术中存在的问题，提供了一种半导体器件的检测结构，所述检测结构如图30所示，所述半导体器件的测试结构，包括:
[0088]半导体衬底101 ；
[0089]浮栅102，位于所述半导体衬底上；
[0090]浮栅极氧化物，位于所述半导体衬底和所述浮栅之间；
[0091]控制栅104，位于所述浮栅上，并且露出部分所述浮栅；
[0092]第一终端1121，与所述半导体衬底连接；
[0093]第二终端1122，与所述控制栅电连接；
[0094]第三终端1123，与露出的所述浮栅电连接；
[0095]其中，所述半导体衬底101可以是以下所提到的材料中的至少一种:硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。
[0096]此外，半导体衬底101上可以被定义有源区、浅沟槽隔离区以及周围区。为了方便，在所示图形中并没有标示。
[0097]所述浮栅102可以选用本领域常用的半导体材料，例如可以选用多晶硅，但是并不局限于所述材料。
[0098]进一步，所述控制栅103可以和所述浮栅选用相同的材料，例如可以选用多晶硅。
[0099]可选地，所述第三终端与所述浮栅之间还具有自对准硅化物，例如金属硅化物；
[0100]所述第二终端与所述控制栅之间还具有自对准硅化物；
[0101]所述第一终端与所述半导体衬底之间还具有自对准硅化物。
[0102]其中，所述控制栅位于所述浮栅的一端，但并不局限于该位置，可以根据需要进行设置。
[0103]可选地，所述浮栅和所述控制栅的侧壁上均形成有间隙壁。
[0104]本发明所述检测结构与现有技术中的检测结构相比较，其在所述浮栅上还设置有以第三终端，所述测试结构进行测试时可以同时实现下述两个功能:
[0105]第一能够检测浮栅和控制栅之间是否存在界面层，步骤S1:分别电连接所述第二终端和所述第三终端，并在所述第三终端上施加电压，以得到电压-电流曲线并计算出电阻阻值，根据阻值判断所述浮栅和控制栅之间是否可能存在界面层。
[0106]在所述步骤SI中，根据所述电压-电流曲线进行分析，若所述电压-电流曲线体现为浮栅材料、控制栅材料的正常电阻值，则所述浮栅和所述控制栅之间不存在界面层。
[0107]若所述电压-电流曲线体现的电阻值大于浮栅材料、控制栅材料的电阻值，则所述浮栅和所述控制栅之间存在界面层。
[0108]进一步，在所述步骤SI中，若所电压-电流曲线计算所得的电阻阻值大于浮栅材料、控制栅材料的电阻值的正常范围，为了进一步证明所述浮栅和所述控制栅之间存在界面层，则在所述浮栅上扫描-V?+V的电压，所述控制栅上电压为0，以获取电容-电流曲线，进一步证实所述浮栅和所述控制栅之间存在界面层。
[0109]可选地，若浮栅和所述控制栅之间存在界面层，则分别电连接所述第一终端和第三终端，进行扫描以得到电容-电势曲线，来测试所述浮栅极氧化物的厚度，由于所述第三终端连接的所述浮栅上方没有界面层，因此，在测量过程中不存在界面层电容，不会对所述栅极氧化物电容的测量造成干扰，可以准确的得到栅极氧化物的厚度。
[0110]此外，当所述浮栅和所述控制栅之间不存在界面层时，还可以分别电连接所述第二终端和第三终端，进行扫描以得到电容-电势曲线，来测试所述栅极氧化物的厚度，此时也不会存在界面层电容，不会对测量结果造成影响。
[0111]本发明所述测试结构和方法的优点在于:
[0112](I)可以通过在线WAT测试来监控周围区器件的所述浮栅和控制栅之间的界面层。
[0113](2)当所述周围区器件的所述浮栅和控制栅之间存在界面层，常规的检测结构会受到层间介电层的干扰，但是本发明所述检测结构可以准确的检测到栅极氧化物的电容-电流曲线，并且反馈得到准确的栅极氧化物的厚度。
[0114]实施例2
[0115]下面结合附图1-30对本发明的一种【具体实施方式】进行说明。
[0116]首先，执行步骤201，提供半导体衬底101，在所述半导体衬底101上形成有核心单元区(图1中左侧图形)、周围单元区(Periphery)(图1中右侧图形)，其中所述周围单元区中还形成有浅沟槽隔离。
[0117]具体地，首先，参照图1，其中所述半导体衬底101可以是以下所提到的材料中的至少一种:硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。
[0118]执行步骤202，在所述核心单元区上形成核心区浮栅102 '和核心区界面层103 ^，在所述周围单元区上形成周围区浮栅102和周围区界面层103。
[0119]具体地，如图1所示，在所述半导体衬底101上形成栅极介电层，其中，所述栅极介电层可以选用本领域常用的介电材料，例如可以选用氧化物。
[0120]下面示意性的说明该形成方法:当选用氧化物作为所述栅极介电层时，所述栅极介电层的形成方法可以为高温氧化或者沉积方法，并不局限于某一种方法，可以根据需要进行选择。
[0121]在所述栅极介电层上依次形成浮栅材料层、界面层(隔离材料层)，并图案化所述浮栅材料层、所述隔离材料层，以形成浮栅。
[0122]在该实施例中，形成多晶硅的浮栅材料层，所述多晶硅选用外延方法形成。
[0123]进一步，在所述浮栅材料层上形成隔离材料层，所述隔离材料层可以选用本领域常用的绝缘材料，例如ONO (氧化物-氮化物-氧化物的结构绝缘隔离层)，但是并不局限于所述材料。
[0124]图案化所述浮栅材料层、隔离材料层，以在所述核心单元区上形成核心区浮栅102 '和核心区界面层103 '，在所述周围单元区上形成周围区浮栅102和周围区界面层103。
[0125]执行步骤203，在所述核心单元区上方以及所述周围单元区一端的上方形成第一掩盖层，以去除所述周围区浮栅上的部分所述界面层。
[0126]具体地，如图2所示，在该步骤中在所述核心单元区上、所述周围单元区一端的上方形成第一掩盖层，例如图案化的光刻胶层，然后以所述第一掩盖层为掩膜蚀刻露出的所述界面层，以去除所述周围区浮栅上的部分所述界面层，露出部分所述周围区浮栅。
[0127]执行步骤204，在所述核心单元区和所述周围单元区上沉积控制栅材料层104和
SiN 层。
[0128]具体地，如图3所示，在该步骤中沉积控制栅材料层104和SiN层，以分别覆盖所述核心单元区和所述周围单元区。
[0129]其中，所述控制栅材料层104选用多晶硅，但是并不局限于该材料，还可以选用本领域常用的其他材料。
[0130]执行步骤205，图案化所述核心单元区的所述控制栅材料层，以形成核心区栅极结构。
[0131]具体地，如图4所示，在该步骤在所述核心单元区形成第一掩膜层，同时在所述周围单元区上形成掩盖层以保护所述周围单元区，然后以所述第一掩膜层为掩膜，蚀刻所述控制栅材料层和所述核心区浮栅，以形成核心区栅极结构，其中，所述核心区栅极结构相互间隔，如图4中所示。
[0132]执行步骤206，在所述核心区栅极结构两侧的所述半导体衬底中执行LDD离子注入。
[0133]具体地，如图5所示，在该步骤中去除所述核心单元区上方的第一掩膜层，然后执行LDD离子注入，所述离子注入步骤中注入的种类以及剂量可以根据具体需要进行设置。
[0134]执行步骤207，在所述核心区栅极结构的侧壁上形成侧墙绝缘保护层，并执行源漏注入。
[0135]具体地，如图6所示，在该步骤中，沉积第一介电层和第二介电层，并进行干法蚀刻，在所述周围单元区上的浮栅和控制栅的侧壁上均形成侧墙绝缘保护层。
[0136]然后执行源漏注入，以在所述LDD掺杂区中形成源极和漏极，如图7所示，其中源漏注入可以选用本领域常用的方法，在此不再赘述。
[0137]所述方法还进一步包含在所述侧墙绝缘保护层上形成间隙壁的步骤，如图8所不O
[0138]执行步骤208，沉积第一层间介电层106，以覆盖所述核心单元区和所述周围单元区。
[0139]具体地，如图9所示，去除所述周围单元区上的所述掩盖层，然后沉积第一层间介电层106，以覆盖所述核心单元区和所述周围单元区。
[0140]其中，所述第一层间介电层106可以选用本领域常用的介电材料，例如可以选用氧化物或HARP等。
[0141]所述第一层间介电层106的沉积方法可以为FCVD或者HARP。
[0142]执行步骤209，平坦化所述第一层间介电层106至所述核心区栅极结构。
[0143]具体地，如图10所示，在该步骤中可以选用本领域常用的平坦化方法，例如化学机械平坦化等，平坦化所述第一层间介电层至所述核心区栅极结构的顶部。
[0144]执行步骤210，在所述核心单元区和所述周围单元区上形成保护层107。
[0145]具体地，如图11所示，在该步骤中沉积保护层107，以覆盖所述核心单元区和所述周围单元区。
[0146]其中，所述保护层107可以选用等离子体增强氧化物(PEOX)，其厚度并不局限于某一数值范围。
[0147]执行步骤211，在所述核心单元区上形成第二掩盖层，去除所述周围单元区上的所述保护层107。
[0148]具体地，如图12所示，在该步骤中在所述核心单元区上形成第二掩盖层，例如在所述核心单元区和所述周围单元区上形成光刻胶层，然后曝光、显影，以打开所述周围单元区，露出所述周围单元区上的所述保护层107，采用湿法蚀刻去除所述周围单元区上的所述保护层107，由于核心单元区的保护层107与周围单元区上的所述保护层105材质完全不同，在蚀刻时采用的酸只会将保护层105去除掉，而核心单元区的保护层107仍保留。
[0149]然后选用干法蚀刻去除所述保护层107，以露出所述周围单元区上的所述SiN层。
[0150]然后去除所述SiN层，以露出所述周围单元区上的所述控制栅材料层，如图13所不O
[0151]执行步骤212，在所述核心单元区和所述周围单元区上形成第二掩膜层，并图案化，然后以所述图案化的第二掩膜层为掩膜蚀刻所述周围单元区的所述控制栅材料层，以露出所述周围区浮栅一端上的所述界面层，同时在所述周围区浮栅的另一端形成所述周围区控制栅，如图14所示。
[0152]执行步骤213，在所述周围单元区执行LDD离子注入。
[0153]具体地，如图15所示，首先形成LDD离子注入光罩，然后执行离子注入，在此不再赘述。
[0154]执行步骤214，在所述周围区浮栅和所述周围区控制栅的侧壁上形成侧墙绝缘保护层并去除剩余的所述界面层，以露出所述周围区浮栅。
[0155]具体地，如图16所示，首先在所述周围区浮栅和所述周围区控制栅的侧壁上形成侧墙绝缘保护层，所述形成方法可选用本领域常用的方法，不再赘述。
[0156]然后去除所述周围区浮栅一端剩余的所述界面层，以露出所述周围区浮栅，可选地，选用和所述周围区浮栅102具有较大蚀刻选择比的方法去除所述界面层。
[0157]执行步骤215，在所述周围单元区的一端执行N型离子注入，在所述另周围单元区的一端P型离子注入，如图17和18所示，具体注入方法不再赘述。
[0158]执行步骤216，在所述核心单元区和所述周围单元区上形成绝缘阻挡层108。
[0159]具体地，如图19所示，所述沉积方法可以选用本领域常用的方法，并不局限于某一种。
[0160]执行步骤217，在所述核心单元区上形成第三掩盖层，以去除所述周围单元区上的所述绝缘阻挡层108。
[0161]具体地，如图20所示，在该步骤中，选用干法蚀刻和/或湿法蚀刻的方法去除所述周围单元区上的所述绝缘阻挡层。
[0162]执行步骤218，在露出的所述周围区浮栅上、所述周围区控制栅上和所述周围区的所述半导体衬底上形成自对准金属娃化物层109。
[0163]具体地，如图21所示，首先沉积金属Ni，然后执行快速热退火，使金属镍与所述周围区源漏、周围区浮栅、周围区控制栅发生反应，然后去除所述周围区源漏、周围区浮栅、周围区控制栅以外去区域上的金属镍，再次执行快速热退火。
[0164]执行步骤219，在所述核心单元区和所述周围单元区上形成第二层间介电层110和第三层间介电层111，以覆盖所述核心单元区和所述周围单元区。
[0165]具体地，如图22所示，所述第二层间介电层110和第三层间介电层111可以选用常用的介电材料，例如HSRP、TEPS等。
[0166]执行步骤220，在所述周围单元区上形成第四掩盖层，以去除所述核心单元区上的所述第三层间介电层。
[0167]具体地，如图23所示，在该步骤中选用干法蚀刻去除所述核心单元区上的所述第三层间介电层。
[0168]执行步骤221，平坦化所述第三层间介电层至所述核心区栅极结构
[0169]具体地，如图24所示，可以选用化学机械平坦化等常规的平坦化方法。
[0170]执行步骤222，图案化所述核心单元区上的第一层间介电层，以在所述第一层间介电层中所述核心区栅极结构之间形成通孔开口。
[0171]具体地，如图25所示，在该步骤中，首先形成掩膜层，例如光刻胶层，然后图案化所述光刻胶层，以露出所述核心区栅极结构之间的区域，接着蚀刻去除所述核心区栅极结构之间的第一介电层，以形成通孔开口。
[0172]可选地，在该步骤中，可以选用BOE湿法蚀刻来形成所述通孔开口，不再赘述。
[0173]执行步骤223，图案化所述周围单元区中的所述第二层间介电层，以形成终端开口，分别露出所述周围区浮栅、所述周围区控制栅和所述周围单元区中的所述半导体衬底。
[0174]具体地，如图26所示，在该步骤中，首先形成掩膜层，例如光刻胶层，然后图案化所述光刻胶层，形成开口，以露出所述周围区浮栅、周围区控制栅和周围区源漏，接着以所述光刻胶层为掩膜蚀刻去除第二层间介电层，以形成终端开口。
[0175]可选地，在该步骤中，可以选用干法蚀刻来形成所述终端开口，不再赘述。
[0176]执行步骤224，沉积导电材料，以分别填充所述通孔开口，形成通孔，同时填充所述终端开口，以分别在所述周围区浮栅、所述周围区控制栅和所述周围单元区中的所述半导体衬底上形成所述第三终端1123、所述第二终端1122和所述第一终端1121，如图27所示。
[0177]执行步骤225，在所述核心单元区和所述周围单元区上形成第四层间介电层，如图28所示。
[0178]执行步骤225，图案化所述第四层间介电层中形成接触孔开口，以分别露出所述通孔、所述第一终端、所述第二终端和所述第三终端，如图29所示。
[0179]执行步骤226，沉积导电材料，以填充所述接触孔开口，分别电连接所述通孔、所述第一终端、所述第二终端和所述第三终端，如图30所示。
[0180]至此，完成了本发明实施例的半导体存储器件的制备过程的介绍。在上述步骤之后，还可以包括其他相关步骤，此处不再赘述。并且，除了上述步骤之外，本实施例的制备方法还可以在上述各个步骤之中或不同的步骤之间包括其他步骤，这些步骤均可以通过现有技术中的各种工艺来实现，此处不再赘述。
[0181]本发明为了解决现有技术中存在的问题提供了一种半导体器件的测试结构，所述测试结构不仅能够检测周围区器件的浮栅和控制栅之间是否存在界面层，同时若所述界面层存在时还可以进一步检测浮栅极氧化物的厚度。
[0182]本发明所述测试结构和方法的优点在于:
[0183](I)可以通过在线WAT测试来监控周围区器件的所述浮栅和控制栅之间的界面层。
[0184](2)当所述周围区器件的所述浮栅和控制栅之间存在界面层，常规的检测结构会受到层间介电层的干扰，但是本发明所述检测结构可以准确的检测到浮栅极氧化物的电容-电流曲线，并且反馈得到准确的栅极氧化物的厚度。
[0185]其中，图32为本发明一【具体实施方式】中半导体器件的工艺流程图，具体地包括以下步骤:
[0186]步骤S1:提供半导体衬底，所述半导体衬底包括核心单元区和周围单元区，在所述核心单元区上形成有核心区浮栅和核心区界面层，在所述周围单元区上形成有周围区浮栅和周围区界面层；
[0187]步骤S2:在所述核心单元区上方以及所述周围单元区一端的上方形成第一掩盖层，然后去除所述周围区浮栅上的部分所述界面层；
[0188]步骤S3:在所述核心单元区和所述周围单元区上沉积控制栅材料层；
[0189]步骤S4:图案化所述核心单元区的所述控制栅材料层和核心区浮栅，以形成核心区栅极结构；
[0190]步骤S5:图案化所述周围单元区的控制栅材料层，以露出剩余的所述界面层并在所述周围区浮栅上形成周围区控制栅；
[0191]步骤S6:在所述核心区栅极结构之间形成通孔，并在所述周围区浮栅浮栅上形成第一终端，在所述周围区控制栅上形成第二终端，在所述周围区的所述半导体衬底上形成第三终端。
[0192]实施例3
[0193]本发明还提供了一种半导体器件，所述半导体器件包括实施例1中的半导体检测机构，或者通过实施例2所述的方法制备。本发明所述半导体器件可以通过在线WAT测试来监控周围区器件的所述浮栅和控制栅之间的界面层。
[0194]实施例4
[0195]本发明还提供了一种电子装置，包括实施例3所述的半导体器件。其中，半导体器件为实施例3所述的半导体器件，或根据实施例2所述的制备方法得到的半导体器件。
[0196]本实施例的电子装置，可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、V⑶、DVD、导航仪、照相机、摄像机、录音笔、MP3、MP4、PSP等任何电子产品或设备，也可为任何包括所述半导体器件的中间产品。本发明实施例的电子装置，由于使用了上述的半导体器件，因而具有更好的性能。
[0197]本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。
【主权项】
1.一种半导体器件的测试结构，包括: 半导体衬底； 浮栅，位于所述半导体衬底上； 浮栅极氧化物，位于所述半导体衬底和所述浮栅之间； 控制栅，位于所述浮栅上，并且露出部分所述浮栅； 第一终端，与所述半导体衬底电连接； 第二终端，与所述控制栅电连接； 第三终端，与露出的所述浮栅电连接。2.根据权利要求1所述的测试结构，其特征在于，所述第一终端与与所述半导体衬底连接之间具有自对准硅化物； 所述第二终端与所述控制栅之间具有自对准硅化物； 所述第三终端与露出的所述浮栅之间具有自对准硅化物。3.根据权利要求1所述的测试结构，其特征在于，所述控制栅位于所述浮栅的一端。4.根据权利要求1所述的测试结构，其特征在于，所述浮栅和所述控制栅的侧壁上均形成有侧墙绝缘保护层。5.一种基于权利要求1至4之一所述的测试结构的测试方法，包括: 步骤S1:分别电连接所述第二终端和所述第三终端，并在所述第三终端上施加电压，以得到电压-电流曲线并计算出电阻阻值，根据所述电阻阻值判断所述浮栅和控制栅之间是否存在界面层。6.根据权利要求5所述的方法，其特征在于，在所述步骤SI中，若所述电压-电流曲线计算所得的所述电阻阻值体现为浮栅材料、控制栅材料的正常电阻值，则所述浮栅和所述控制栅之间不存在界面层； 若所述电压-电流曲线计算所得的所述电阻阻值大于浮栅材料、控制栅材料的电阻值范围，则所述浮栅和所述控制栅之间存在界面层。7.根据权利要求6所述的方法，其特征在于，在所述步骤SI中，若所述电压-电流曲线计算所得的电阻阻值大于浮栅材料、控制栅材料的电阻值范围， 则进一步执行步骤S2:则在所述浮栅上扫描-V?+V的电压，所述控制栅上电压为O，以获取电容-电势曲线，进一步证实所述浮栅和所述控制栅之间存在界面层。8.根据权利要求5至7之一所述的方法，其特征在于，所述方法还进一步包括步骤S3:分别电连接所述第一终端和第三终端，进行扫描以得到电容-电势曲线，来测试所述浮栅极氧化物的厚度。9.根据权利要求5所述的方法，其特征在于，若所述浮栅和所述控制栅之间不存在界面层，则分别电连接所述第二终端和第三终端，进行扫描以得到电容-电势曲线，来测试所述栅极氧化物的厚度。10.一种半导体器件，包括: 核心单元区，所述核心单元区中形成有核心存储区； 周围单元区，包括权利要求1至4之一所述的测试结构以及CMOS器件。11.一种半导体器件的制备方法，包括: 步骤S1:提供半导体衬底，所述半导体衬底包括核心单元区和周围单元区，在所述核心单元区上形成有核心区浮栅和核心区界面层，在所述周围单元区上形成有周围区浮栅和周围区界面层； 步骤S2:在所述核心单元区上方以及所述周围单元区一端的上方形成第一掩盖层，然后去除所述周围区浮栅上的部分所述界面层； 步骤S3:在所述核心单元区和所述周围单元区上沉积控制栅材料层以及阻挡层； 步骤S4:图案化所述核心单元区的所述控制栅材料层和核心区浮栅，以形成核心区栅极结构； 步骤S5:图案化所述周围单元区的控制栅材料层，以露出剩余的所述界面层并在所述周围区浮栅上形成周围区控制栅； 步骤S6:在所述核心区栅极结构之间形成通孔，并在所述周围区浮栅浮栅上形成第一终端，在所述周围区控制栅上形成第二终端，在所述周围区的所述半导体衬底上形成第三终端。12.根据权利要求11所述的方法，其特征在于，在所述步骤S3中，在所述阻挡层选用SiN013.根据权利要求11所述的方法，其特征在于，所述步骤S4包括: 步骤S41:在所述核心单元区形成第一掩膜层，以所述第一掩膜层为掩膜，蚀刻所述控制栅材料层和所述核心区浮栅，以形成核心区栅极结构； 步骤S42:在所述核心区栅极结构两侧的所述半导体衬底中执行LDD离子注入； 步骤S43:在所述核心区栅极结构的侧壁上形成侧墙绝缘保护层，并执行源漏注入。14.根据权利要求13所述的方法，其特征在于，所述步骤S4还进一步包括: 步骤S44:沉积第一层间介电层，以覆盖所述核心单元区和所述周围单元区； 步骤S45:平坦化所述第一层间介电层至所述核心区栅极结构； 步骤S46:在所述核心单元区和所述周围单元区上形成保护层； 步骤S47:在所述核心单元区上形成第二掩盖层，去除所述周围单元区上的所述保护层，其中，采用湿法蚀刻去除所述周围单元区上的所述保护层。15.根据权利要求11所述的方法，其特征在于，所述步骤S5包括: 步骤S51:在所述核心单元区和所述周围单元区上形成第二掩膜层，并图案化； 步骤S52:以所述图案化的第二掩膜层为掩膜蚀刻所述周围单元区的控制栅材料层，以露出所述周围区浮栅一端上的所述界面层，同时在所述周围区浮栅的另一端形成周围区控制栅。16.根据权利要求15所述的方法，其特征在于，所述步骤S5还进一步包括: 步骤S53:在所述周围单元区执行LDD离子注入； 步骤S54:沉积第一介电层和第二介电层，并进行干法蚀刻，在所述周围单元区上的浮栅和控制栅的侧壁上均形成侧墙绝缘保护层； 步骤S55:在所述周围单元区的一端执行N型离子注入，在所述另周围单元区的一端P型离子注入。17.根据权利要求16所述的方法，其特征在于，所述步骤S5还进一步包括: 步骤S56:在所述核心单元区和所述周围单元区上形成绝缘阻挡层； 步骤S57:在所述核心单元区上形成第三掩盖层，以去除所述周围单元区上的所述绝缘阻挡层； 步骤S58:在露出的所述周围区浮栅上、所述周围区控制栅上和所述周围区的所述半导体衬底上形成自对准金属娃化物层。18.根据权利要求11所述的方法，其特征在于，所述步骤S6包括: 步骤S61:在所述核心单元区和所述周围单元区上形成第二层间介电层和第三层间介电层，以覆盖所述核心单元区和所述周围单元区； 步骤S62:在所述周围单元区上形成第四掩盖层，以去除所述核心单元区上的所述第三层间介电层； 步骤S63:平坦化所述第二层间介电层至所述核心区栅极结构； 步骤S64:图案化所述核心单元区上的第一层间介电层，以在所述第一层间介电层中的所述核心区栅极结构之间形成通孔开口； 步骤S65:图案化所述周围单元区中的所述第二层间介电层，以形成终端开口，分别露出所述周围区浮栅、所述周围区控制栅和所述周围单元区中的所述半导体衬底； 步骤S66:沉积导电材料，以填充所述通孔开口，形成通孔，同时填充所述终端开口，以分别在所述周围区浮栅、所述周围区控制栅和所述周围单元区中的所述半导体衬底上形成所述第一终端、所述第二终端和所述第三终端。19.根据权利要求18所述的方法，其特征在于，所述步骤S6还进一步包括: 步骤S67:在所述核心单元区和所述周围单元区上形成第四层间介电层； 步骤S68:在所述第四层间介电层中形成接触孔，以分别电连接所述通孔、所述第一终端、所述第二终端和所述第三终端。
【文档编号】H01L21/66GK105990357SQ201510056613
【公开日】2016年10月5日
【申请日】2015年2月3日
【发明人】张金霜, 李绍斌, 邹陆军
【申请人】中芯国际集成电路制造(上海)有限公司