集成真空微电子结构的制作方法
【技术领域】
[0001]本公开涉及集成真空微电子结构。
【背景技术】
[0002]曾经作为电子设备支柱之一的真空管具有多种限制，比如以机械方式在玻璃外罩内部制造的结构阻碍了其微型化与集成化。因此，在片上系统(system on chip)的时代，真空管逐渐被晶体管所取代。
[0003]然而，过去几年，通过采用半导体制造技术，将真空管研发至微米级的微型形式并将多个真空管集成在一起。集成真空微电子器件(VMD)具有多种独特的特性；它们具有亚皮秒的开关速度，可在接近绝对零度到几百摄氏度的温度范围内运行，它们同样十分高效，因为其由电荷而不是由电流控制，并且无需如传统真空分立器件中的热电子发射器。
[0004]总之，通常的场发射VMD器件由锐利的尖状阴极构成，由一个或多个控制和/或引出电极(extract1n electrode)围绕，并指向阳极表面。当在阴极和控制电极之间施加适当的正电压时，在阴极处产生电场，该电场使得电子隧穿通过(tunnel through)真空区域并向阳极移动。在阴极处的电场可通过改变控制电极的电势而可控，并且从而所发射的电子数目也可控。
[0005]US005463269公开了集成的VMD器件以及其制造方法。该集成的VMD器件通过采用如下制造工艺实现:所述工艺中，将绝缘结构保形沉积至沟槽中产生对称的弧尖(cusp)，该弧尖可被用作模具以形成尖锐或锐利的场发射尖端。该沟槽可由任意稳定材料构成，材料包括导体和绝缘体的成层交替堆叠(layered alternating stack)，其可用作完成的器件的电极。两个电极(阳极和阴极)形成简单的二极管，而3个、4个、5个电极将分别形成例如三极管、四级管和五级管。由于弧尖是自对准到沟槽的中心内的，所以该弧尖同样与这些电极的中心对准。随后，弧尖被填充有在电场影响下可发射电子的材料或电子发射材料。
[0006]在电子发射材料中形成的访问沟槽，允许从沟槽中以及从发射材料下面去除弧尖形成层的绝缘体，从而形成了空间并且释放了通过弧尖模制的发射极(场发射阴极)的锐利尖立而。
[0007]然而，如上所描述的真空微电子器件的实现涉及高的工艺流程成本，尽管如此，一些问题仍然会影响所述VMD，这些问题可能改变工作特性，诸如在功率输出处的电离辐射和噪声。
【实用新型内容】
[0008]本公开提供一种不同于已知结构的集成真空微电子结构。
[0009]本公开提供一种集成真空微电子结构，其包括:
[0010]高掺杂半导体衬底，
[0011 ] 置于掺杂半导体衬底上方的第一绝缘层，
[0012]置于第一绝缘层上方的第一导电层，
[0013]置于第一导电层上方的第二绝缘层，
[0014]形成于第一和第二绝缘层内并且延伸至高掺杂半导体衬底的真空沟槽，
[0015]置于真空沟槽上方的第二导电层，作为阴极，
[0016]置于高掺杂半导体衬底下的第三导电层，作为阳极，
[0017]第二导电层与真空沟槽的上边缘相邻，
[0018]其中第一导电层与真空沟槽通过第二绝缘层的部分而被分隔开，并与第二导电层电接触。
[0019]本公开提供又一种集成真空微电子结构，进一步地，其中真空沟槽具有宽度尺寸，使得第二导电层保持悬置在真空沟槽之上。
[0020]本公开提供又一种集成真空微电子结构，进一步地，其中真空沟槽设置有:另外的绝缘层，置于真空沟槽的侧壁上。
[0021]本公开提供又一种集成真空微电子结构，进一步地，其中第一导电层由掺杂多晶硅构成并且具有高于1is个原子/cm3的掺杂剂浓度。
[0022]本公开提供又一种集成真空微电子结构，进一步地，其中真空沟槽具有在0.3微米至0.6微米范围内的宽度尺寸。
[0023]本公开提供又一种集成真空微电子结构，进一步地，其中第一导电层具有环形结构，真空沟槽形成在环形结构的孔的内部。
[0024]本公开提供又一种集成真空微电子结构，进一步地，其中真空沟槽的深度取决于第一绝缘层和第二绝缘层的厚度，并且集成真空微电子结构的阈值电压取决于环形结构的直径。
[0025]本公开提供又一种集成真空微电子结构，进一步地，其中环形结构是超环形结构。
[0026]本公开提供又一种集成真空微电子结构，进一步地，其中环形结构具有在I微米至4微米范围内的内径。
[0027]本公开提供一种集成器件，其包含上述任一种集成真空微电子结构，其中多个真空微电子结构中的真空微电子结构彼此并联布置。
【附图说明】
[0028]为了更好的理解本公开，现以非限定性示例的方式并参考附图对本公开的实施例进行描述。
[0029]图1为根据本公开的第一实施例的真空微电子结构的截面图；
[0030]图2示意性地示出了根据本公开第一实施例的真空微电子结构的布局；
[0031]图3至图12为根据本公开第一实施例的形成真空微电子结构的不同工艺步骤的截面图；
[0032]图13为根据本公开第二实施例的集成器件的截面图。
【具体实施方式】
[0033]图1示出了根据本公开第一实施例的真空微电子结构I的截面图，且图3至图12示出了用于制造上述真空微电子结构I的不同步骤。真空微电子结构I是一种真空微电子器件，其至少包括锐利的发射极(阴极)尖端、收集极(阳极)、以及将发射极和收集极分隔开的绝缘体，且其中存在优选的电子从发射极至收集极的直接传输。在半导体衬底11上，优选地在高掺杂半导体衬底11上，形成该真空微电子结构1，在所述半导体衬底上方形成具有用于承受最大操作电压的适当厚度的第一绝缘层12(图3)。优选地半导体衬底11是高掺杂η型半导体衬底，优选地用于对半导体衬底11进行掺杂的材料是磷，并且该半导体衬底11的电阻率为大约4m0hmX Cm，优选地厚度为600微米至800微米之间。优选地，该绝缘层12是二氧化硅(S12)层。
[0034]也可使用针对掺杂半导体衬底11或至少一个绝缘层12的同样可接受的其它材料，并且也可采用普遍用于整个半导体工业中的任意适当的层形成方法。
[0035]优选地，通过已知的温度可控的热处理的方式(通常在400°C至600°C之间)等来形成绝缘层12，例如，使用PECVD沉积(等离子增强型化学气相沉积)。
[0036]随后将第一导电层13沉积在第一绝缘层12上(图4)，第一导电层13可以是掺杂多晶硅。掺杂该多晶硅层13掺杂有高于1is个原子/cm3浓度的掺杂剂；优选地，可以当多晶硅层13沉积在第一绝缘层12上时或接续地通过掺杂剂的粒子注入实行对多晶硅层13的掺杂。导电层13的厚度适于实行当施加操作电压时对存在于结构中的电场的屏蔽作用，通常操作电压高达高于阈值电压I伏；导电层13的厚度优选为约0.3微米。优选地通过LTCVD(低温化学气相沉积)来沉积所述导电层13。然而，可使用其他适当的导电材料以形成层13。
[0037]随后，如图5所示，从导体层13限定第一导体17 ;这可通过将将光刻掩膜置于导电层13上方并接续地实行各向异性刻蚀而实现。将导电层13图案化以便获得导电层13的具有例如I微米至4微米的内径A的环形(annular shape)导电结构17，优选地为超环形(toroid shape)导电结构 17。
[0038]下一步中，在图案化的导体17上方生长绝缘层93 (图6)。可将具有电学绝缘特性的任意材料，例如二氧化娃(S12)，用于第一网格状绝缘层(grid insulating layer)93。虽然可采用任何低温技术，但优选地使用PECVD沉积。
[0039]沉积绝缘层93之后，在由超环形结构17限定的区域内部、在所述绝缘层12和93内部，形成真空沟槽或真空空间19 (图7)。通过在绝缘层93上方的光刻掩膜并且接续地在绝缘层12、93上实行各向异性刻蚀以便去除层12、93的真空沟槽必须形成于该处的绝缘材料的方式，来形成该真空空间19 ;实行各向异性刻蚀，直到将掺杂半导体衬底11的上表面暴露出来。真空沟槽19的形状可以是正方形、圆形、椭圆形等。优选地，真空沟槽19的宽度W的尺寸在0.3微米至0.6微米范围内。
[0040]优选地，真空沟槽或空间19的形成提供了掩膜层的形成，该掩膜层对特定形式的光化辐照正敏感或负敏感，沉积在相关表面，且接续地将该层按照图案暴露于适当的光化辐照下以选择性地移除掩膜层，从而按所需图案使掩膜层下面的表面暴露；随后，以各向异性的方式将暴露出的表面进行刻蚀，以按照需要去除所有或部分的下面的材料，并随后将掩膜层的剩余区域去除。
[0041]优选地，以保形方式将具有薄厚度(典型地在50nm至10nm范围内)的第二绝缘层21沉积到之前形成的结构之上，以甚至覆盖真空空