专利名称：制造微电子电路元件的方法与集成电路元件的制作方法
技术领域：
本发明是有关于一种集成电路的制造与形成方法，且特别有关于一种集成电路的多晶硅层的制造与形成方法。
背景技术：
由于目前产生许多需要高密度储存元件的新应用，所以对具有小构装尺寸(package size)与高储存密度的储存元件的需求越来越高，而半导体元件几何尺寸持续地大幅缩小，其中一般存在元件具有小于65nm构件几何尺寸的范围。
然而，存储器元件与其它储存元件的制造常会面临各式问题，如存储器元件与周边(supporting)微电子元件间在表面构成地形上(topographic)的差异，这些问题可与过度蚀刻、过度平坦化与/或其它对某些构件造成损伤等因素相关，但同时其它构件并未被损伤。
有鉴于此，业界亟需提出一种集成电路元件与其制造方法，以解决上述问题。
发明内容
本发明的目的之一就是提供一种制造微电子电路元件的方法与集成电路元件，以解决上述问题。
为达上述目的，本发明提供一种制造微电子元件的方法，包括提供具有多个部分完成的微电子元件的基底，微电子元件包括至少部分完成的存储器元件与至少部分完成的晶体管；在部分完成的晶体管部分上形成第一层，以在随后的材料移除步骤中保护至少部分完成的晶体管的部分；形成第二层大体上覆盖部分完成的存储器元件与部分完成的晶体管；移除部分第二层，留下部分的第二层于部分完成的存储器元件上；以及在第二层的部分移除后，从部分完成的晶体管移除至少实质部分的第一层。
本发明所述的制造微电子元件的方法，该部分完成的存储器元件包括一部分完成的浮置栅极场效晶体管元件。
本发明所述的制造微电子元件的方法，该部分完成的晶体管包括一部分完成的金属氧化物半导体场效晶体管。
本发明所述的制造微电子元件的方法，该多个部分完成的微电子元件包括至少一部分完成的场效晶体管。
本发明所述的制造微电子元件的方法，该第一层包括一介电常数为5.5～9的介电材料。
本发明所述的制造微电子元件的方法，该第一层包括一含氧层与/或一含氮层。
本发明所述的制造微电子元件的方法，该第二层包括一栅极电极层。
本发明所述的制造微电子元件的方法，该第二层包括一栅极介电层。
为达上述目的，本发明尚提供一种制造微电子元件的方法，包括提供具有护层与多个绝缘结构的基底，其中护层位于基底中，且多个绝缘结构延伸过护层且至少部分延伸至基底上；形成掩膜于护层与多个绝缘结构所共同构成的平面的第一部分上，以使该遮蔽的表面的第一部分与未遮蔽的表面的第二部分共享边界；将护层的牺牲部分从未遮蔽的第二部分中移除；移除掩膜；形成顺应层于护层的残留的部分上、绝缘结构上与借由移除护层的牺牲的部分所形成的空隙中；平坦化顺应层，以使顺应层、绝缘结构与护层的残留的部分共平面；移除残留的该护层部分；以及形成晶体管于移除护层的残留的部分所造成的空隙中。
本发明所述的制造微电子元件的方法，该护层包括一介电常数为5.5～9的介电材料，且该介电材料为含氧层或含氮层。
本发明所述的制造微电子元件的方法，该顺应层包括一栅极电极层。
本发明所述的制造微电子元件的方法，尚包括在平坦化该顺应层后形成一该顺应层的凹蚀部分。
本发明所述的制造微电子元件的方法，该基底包括至少一存储器单元区与至少一周边电路区，且该掩膜形成于一至少该周边电路区的一部分与露出的至少该存储器单元区的一部分上。
为达上述目的，本发明尚提供一种制造微电子元件的方法，包括提供具有护层与多个绝缘结构的基底，其中护层位于基底上，且多个绝缘结构延伸过护层且至少部分延伸至基底中，基底包括至少存储器单元区与至少周边电路区；形成掩膜于至少周边电路区的部分与露出的至少存储器单元区的部分上；将护层的牺牲的部分从存储器元件区中移除；移除掩膜；形成顺应层于护层的残留的部分上、绝缘结构上与借由移除护层的牺牲的部分所形成的空隙中；平坦化顺应层，以使顺应层、绝缘结构与护层的残留的部分共平面；移除残留的护层部分；以及形成晶体管于移除护层的残留的部分所造成的空隙中。
为达上述目的，本发明提供一种集成电路元件，包括具有至少存储器单元区与至少周边电路区的基底；多个绝缘结构位于存储器单元区中；多个主动区，每个主动区皆位于多个绝缘结构的邻近处间；以及多层栅极电极层，每层栅极电极层皆位于多个绝缘结构的邻近处间且位于所对应的多个主动区上，每层多层栅极电极层的宽度大于与栅极电极层接触的相邻绝缘结构的间隔宽度。
本发明所述的集成电路元件，每个该多个栅极电极包括一延伸至邻近该多个绝缘结构的部分。
本发明所述的集成电路元件，每层该多层栅极电极层包括一侧面接触邻近的该绝缘结构。
本发明所述的集成电路元件，每层该多层栅极电极层突出于对应的该多个主动区的部分。
本发明所述的集成电路元件，每个该多个绝缘结构包括一凹陷处，此凹陷处具有一凸向邻近的该多层栅极电极层之一的轮廓。
本发明所述的集成电路元件，每个该多个绝缘结构延伸过该基底至少一邻近的栅极电极层所高于该基底的高度。
本发明所述的集成电路元件，每个该多个绝缘结构以远离该基底的方向延伸过邻近的该多层栅极电极层。
本发明所述的集成电路元件，每层该多层栅极电极层未比邻近的该多个绝缘结构更远离该基底。
本发明所述的集成电路元件，尚包括多个逻辑电路晶体管位于该周边电路区中。
图1～5为一系列剖面图，用以说明本发明揭露的一实施例在制程步骤中的微电子元件；图6为一示意图，用以说明本发明揭露的一实施例用以平坦化形成在基底上的地形构件的系统；图7为一剖面图，用以说明本发明揭露的一实施例的集成电路元件；图8a与图8b为一系列剖面图，用以说明本发明揭露的另一图10为一剖面图，用以说明本发明揭露的另一实施例且显示于图9f中的微电子元件。
具体实施例方式
为使本发明的上述和其它目的、特征和优点能更明显易懂，下文特举出较佳实施例，并配合所附图式，作详细说明如下请参阅图1，此图为本发明揭露制程中的分栅场效晶体管(split gate field effect transistor，简称SGFET)元件100的剖面图，此SGFET元件100可为单一接面(junction)半导体元件，此元件100也可为多个SGFET或SGFET单元阵列之一，然而，为清楚与简化起见，图1显示一个单一元件100，此外，虽然本发明揭露是描述SGFET元件，但熟习此技艺的人士应可了解本发明揭露尚可适用于其它半导体元件，例如闪存中的堆栈栅极技术与其它晶体管技术。
元件100包括具有源极区120于其中的基底110，基底110可为单晶或其它硅基底、绝缘体覆硅(silicon-on-insulator，简称SOI)基底包括硅或锗外延层于硅或蓝宝石基底上、塑料或其它弹性基底、或其它一般或未来会发明出的基底；此基底110可为或包括连接到半导体元件上的接触插塞或内连线，例如，基底110可为或包括半导体晶圆或形成于半导体基底上的其它层。源极区120可借由布植磷、硼与/或借由扩散、离子布植与/或其它制程植入掺杂质形成，在一实施例中，源极区120可形成在基底110中的更重掺杂区或主动区里。基底110尚可包括其它未在图1中显示的构件，如位于源极区120相对侧的绝缘区，此绝缘区包括硅的区域氧化(local oxidation of silicon，简称LOCOS)与浅沟隔离(STI)，故基底110、源极区120与其它形成在基底110中的特定组成并未被本发明揭露所限定。
元件100也包括形成于基底110上的栅极氧化层130、形成于栅极氧化层130上的分离栅极140、形成于分离栅极140上的侧壁间隔层150、形成于侧壁间隔层150间与源极区120上的源极内连线160，其中栅极氧化层130、分离栅极140与侧壁间隔层150统称为栅极结构105。栅极结构105的形成方式如下首先在基底110上沉积氧化层与栅极材料层；蚀刻氧化层与栅极材料层以露出部分基底，且定义出栅极氧化层130与分离栅极140；在氧化层与露出的基底部分形成侧壁间隔层材料层；以及蚀刻侧壁间隔层材料层以形成侧壁间隔层150。在一实施例中，源极区120的形成可在沉积侧壁间隔层材料之前以分离栅极140作为掩膜，在侧壁间隔层150形成后，再于源极区120与侧壁间隔层150间形成源极内连线160，且源极内连线160高度可小于栅极结构105的高度H，如图1所示。在一实施例中，侧壁间隔层150可从源极内连线160将分离栅极140隔离，且可借由经源极内连线160的电容耦合将偏压加在分离栅极140上。上述的图案化步骤包括光微影、无掩膜式光微影、接触插塞微影、等离子与/或干蚀刻、离子碾磨、化学蚀刻与/或其它制程。
栅极氧化层130可包括SiO2、Ta2O5、Hf2O、ZrO2与/或其它介电材料，以提供所需的等效氧化物厚度，且可借由原子层沉积(atomic layer deposition，简称ALD)、化学气相沉积(CVD)、等离子增进式化学气相沉积(PE CVD)、物理气相沉积(PVD)热或快速热制程(RTP)氧化与/或同处产生蒸汽(In Situ SteamGeneration，简称ISSG)RTP氧化所形成，且此栅极氧化层130的厚度约为100埃或更薄。
分离栅极140可包括金属硅化物、掺杂与/或未掺杂多晶硅、金属氧化物、阻障层与金属导体、阻障层与非金属导体与/或其它可提供应用的特定需求的同等电性元件效能的材料，此分离栅极140可借由ALD、CVD、PE CVD、PVD与/或其它制程形成，其宽度约为100～4000埃，且厚度约为1～800埃。
侧壁间隔层150可包括SiO2与/或其它介电材料，且可选择与元件制程热预算相符的材料，侧壁间隔层150可借由ALD、CVD、PECVD、热或RTP氧化、ISSGRTP氧化、PVD与/或其它制程形成，其厚度约为10～400埃，且宽度约为10～4000埃。
源极内连线160可包括一种或多种导体材料，包括多晶硅、金属硅化物与/或金属氧化物，且也可包括阻隔层与/或镀层(cladding)，如Ti、Ta、TiN、TaN、TiW、CN、SiC与SiCO，源极内连线160可以ALD、CVD、PE CVD、PVD与/或电镀铜制程(electroplating copper process，简称E CP)形成，其厚度约为100～4000埃，且宽度约为10～4000埃，再者，如图1所示，源极内连线160的剖面轮廓可根据于其周围构件的几何形状逐渐变小或呈垂直状。
SGFET元件100也可包括绝缘层170以使前述构件与之后所形成的内连线绝缘，此绝缘层170可包括Si02、Si3N4与/或其它介电材料，尽量选择与制程热预算相符的材料，绝缘层170可以ALD、CVD、PE CVD、旋转涂布制程、热或RTP氧化、ISSGRTP氧化与/或PVD形成，且其厚度约为1～300埃。
SGFET元件100也可包括内连线层180，此内连线层180可为位元线、字符线与/或其它内连线(在此统称为内连线)，在如图1所示的实施例中，内连线层180是于绝缘层170上作全面性沉积所形成，但也可利用选择性沉积形成，内连线层180可包括一种或多种导体材料，如掺杂或未掺杂多晶硅、金属硅化物与/或金属氧化物，且可包括阻隔层如Ti、Ta、TiN、TaN、TiW、CN、SiC与SiCO，此内连线层180可以ALD、CVD、PECVD、ECP与/或PVD形成，其厚度约为50～4000埃，且其宽度约为50～4000埃，在一实施例中，内连线层180厚度可小于栅极结构105的高度H。
上述构件为本发明的构件结构，如图1所示，许多构件具有相对于参考平面115的相对高度，且此参考平面115与基底110的主要平面平行，例如，栅极结构105的高度H高于参考平面115，但源极内连线160的厚度就小于栅极结构105的高度H，同样地，内连线层180包括具小于高度H的第一部分185与小于高度H的第二部分187，如上所述，在一般平坦化的方法中，而构件的地形因素会产生不想见到的结果，如圆角(rounded corners)、过量残留增加(excessive residue build-up)与具有尖突的边缘(jagged edges)。
请参阅图2，此图为图1所示的元件100在内导线层180上形成盖层190后的剖面图，盖层190可包括SiO2、Si3N4与/或其它介电材料，且这些材料可与热预算以及随后CMP制程的机械应力相符，盖层190可以ALD、CVD、PE CVD、旋转涂布制程、热或RTP氧化、ISSG RTP氧化与/或PVD形成，其厚度约为100～2000埃，在一实施例中，盖层190的一部分195可低于栅极结构105的高度H，如同内连线层180可低于栅极结构105的高度H，在随后的制程中，可将盖层190的一部分195作为掩膜。
请参阅图3，此图为图2的SGFET元件100经平坦化制程的剖面图，此平坦化制程可同时平坦化侧壁间隔层150、源极内连线160、绝缘层170、内连线层180与/或盖层190，或其它依然存在的部分，以形成平坦平面310，在一实施例中，CMP的参数，以使盖层190的部分厚度在经研磨后依然约为200埃，此200埃的盖层190厚度可提供在后续制程中的适当保护，以防止氧化。
图3说明平坦化可包括在一般化学机械研磨(CMP)参数下执行CMP，但在一实施例中，CMP的参数可从这些一般所利用的参数加以变化，以减少或消除一般平坦化方法中所不想见到的结果，例如在CPM时借由基底载具或研磨头对基底110施加更大的下压力(downward force)，以增加研磨率比，在一实施例中，此下压力可约为5.0psi，此下压力也可约为5.0～10.0psi，相反地，一般CMP传统上的下压力小于约4.2psi。
研磨率比可为具有较高轮廓的构件的基底区域的研磨率与具有较低轮廓的构件的基底区域的研磨率之比，有鉴于此，增加研磨率比，可以一比较低构件的移除速率快的速率将较高构件的材料移除，如借由在研磨时增加下压力，换句话说，当达到较高研磨率比时，高地形区域可比较低地形区域更快被研磨，借由从基底110上将较高地形区域以比在低地形区域较快将材料移除时，可减少或消除在一般平坦化方法中在介于较高地形构件间所造成的圆角(rounded corners)与具有尖突的边缘(jagged edges)，如此，边角可被更明确定义、邻近地形构件间的界面可更加清楚、且大体上不会有残留增加(residue build-up)与具有缺口的边缘(jagged edges)的产生。
增加下压力并非提供较高研磨率比的唯一方式，例如，增加在CMP时的旋转速度也可增加研磨率比，因此，在一实施例中，研磨头对基底110的旋转速率约为75～200rpm，在一更特定的实施例中，研磨头速率可为90～100rpm，相反地，一般CMP制程传统上的研磨头速率小于约63rpm。
同样地，在CMP时用来研磨基底110上的地形构件所使用的平台的转速约为65～150rpm，在一更特定的实施例中，平台转速约为85～95rpm，相反地，一般CMP制程传统上的平台转速小于约57rpm。
构件的CMP选择率也可调整至一想要的研磨率比，也就是根据材料对CMP的抗性(resistance)来选择地形构件所用的材料，所以较高的地形构件可包括对CMP具有较低抗性的材料，而较低的地形构件可包括对CMP具有较高抗性的材料，换句话说，较高地形构件所利用的材料的选择性高于较低地形构件所利用的材料的选择性，在一实施例中，较高地形构件的选择性可为较低地形构件的选择性的约3～5倍，所以研磨率比可约为3∶1，或3∶1～5∶1间，例如，在图1与图2所示的实施例中，盖层190可包括Si3N4且内连线层180可包括多晶硅，因为多晶硅在CMP中的抗性约为Si3N4的3倍，所以就可得到3∶1的研磨率比。
调整CMP研磨浆的化学组也可用来达成增加研磨率比，也就是在较高地形构件的研磨浆的选择性较较低地形构件的大，在一实施例中，较高地形构件的研磨浆选择性可为较低地形构件的研磨浆选择性的3倍。
再者，一般利用等离子与/或化学回蚀刻的制程不与盖层190的CMP制程合并，以避免增加残留增加(residue build-up)与具有尖突的边缘(jagged edges)的可能性，然而，借由本发明揭露的盖层190的合并使用，如其具有对其下方层(如内连线层180)的1/3的抗性，可减少或消除残留增加(residue build-up)的发生，且可预防在较高地形构件间形成不一致的边缘。
请参阅图4，此图说明图3所显示的元件100在经随后制造步骤处理后的剖面图，掩膜层402可形成在源极内连线160与因为前述平坦制程而露出的内连线层180上，包括在一些实施例中，掩膜402也可形成在相对薄的侧壁间隔层150与内连线160上。在一实施例中，盖层190包括SiO2且掩膜层402包括Si3N4；在另一实施例中，盖层190包括Si3N4且掩膜层402包括SiO2。掩膜层402可以ALD、CVD、PE CVD、旋转涂布方法、ISSG氧化与/或PVD全面性或选择性形成，掩膜层402的形成尚可包括退火制程，如热或RTP氧化，沉积掩膜层402的制程条件可包括550～950℃间的制程温度，且其制程环境可包括N2、O2与/或1，2-二氯乙烯，掩膜层402的厚度约为1～2000埃，此厚度是根据SGFET元件100的设计规格而变化，掩膜层402可提供在之后的蚀刻制程中对多晶硅区域的保护。
请参阅图5，此图为图4的元件100在移除部分的盖层190、绝缘层170与内连线层180后的剖面图，掩膜层402可用在此移除中，如图5所示，然后再被移除，盖层190、绝缘层170、内连线层180与/或掩膜层402的移除可借由选择性等离子与/或化学蚀刻来达成，掩膜层402可防止其下材料被蚀刻，SiO2侧壁间隔层150尚可防止其下层被蚀刻，然而，盖层190下的材料可被移除。
根据本发明揭露结合使用掩膜层402与CMP制程以提供所欲的SGFET的箱型结构中，此掩膜层402可在绝缘层170与内连线层180的部分移除后使源极与漏极的接触插塞大体上干净且具有平坦表面，而干净且具有平坦表面的源极与漏极接触插塞可在之后形成良好的金属硅化物、耐火阻隔金属与/或填充金属接触插塞，相反地，若具有圆形与/或具有缺口的SGFET接触插塞的表面常会造成高接触阻性，且在随后形成的构件的针孔与金属扩散的穿遂现象也很有可能造成SGFET在电性上的失败。
请参阅图6，此图为本发明揭露的平坦化系统600的透视图，此平坦化系统600可用在上述图2中的SGFET元件的平坦化，熟习此技艺的人士应可了解此系统600只显示部分构件，且其实此系统600尚包括许多未在图6中描述或未显示的构件。
系统600包括可分开的研磨头610与基底620(如图2所示的基底100)对，研磨头610可借由柄630与第一驱动装置640连接，第一驱动装置640可驱动研磨头610以箭头657的方向旋转，且其旋转速率约为75～200rpm，且研磨速度也可为200rpm以上，第一驱动装置640尚可对研磨头610施力，以使形成在基底620上的地形构件与研磨平台650接触，第一驱动装置640所施的力可约为20～10.0psi，且此力也可更大。
平台650可包括一般或未来发明的组成与形状的研磨垫655，平台650可借由柄660与第二驱动装置670结合，以使平台650以箭头657的方向旋转，此第二驱动装置670可以约65～150rpm的速度旋转平台650，且此转速也可高于150rpm，第二驱动装置670尚可施力于平台650上，以使平台650(或研磨垫655)与基底620上的地形构件接触，第二驱动装置670所施的力可约为2.0～10.0psi，再者，可同时操纵第一与第二驱动装置640、670以提供对基底620上的地形构件施加约5.0～10.0psi的研磨力，且此力可更高，控制第一与第二驱动装置640、670以提供对基底620上的地形构件研磨力，且旋转研磨头610与/或平台650尚可借未显示于图6中的装置所控制，如专用计算机元件。
研磨系统600尚可包括研磨浆传送系统680，此研磨浆传送系统680可经导管687将研磨浆685传送至平台650(或研磨垫655)上，研磨浆685的组成可根据基底620上的地形构件来选择，如上述的图5所述。
借由使用比传统的平坦化方法更大的研磨力与/或更快的研磨速度，系统600就可减少或消除一般平坦化所产生的圆角(rounded corners)、残留增加(residue build-up)与具有尖突的边缘(jagged edges)，例如，如上所述，第一与/或第二驱动装置640、670施加约5.0psi的力、约93rpm的研磨头610转速与约87rpm平台650转速，可在CMP时提供更高的研磨率比，以使形成于基底620上的地形构件可比较低地形构件在一更快的速率下研磨，且利用特定的研磨浆685组成也可有效地达成更高研磨率比或增加研磨率比。
请参阅图7，此图为本发明揭露集成电路元件700的剖面图，此集成电路元件700为上述元件100的结构之一，例如，集成电路元件700包括多个元件722于基底710上或中，其中之一或更多的元件与图5所示的微电子元件大体上类似，元件722可被内部连接与/或被连接至基底710上或中的微电子元件724其一或更多，此微电子元件724可为或包括金属氧化物半导体场效晶体管(MOSFETs)、FinFET与/或其它一般与/或未来所研发的半导体元件。
集成电路元件700尚包括内连线740，此内连线740沿着与/或延伸过介电层730、750之一或更多至多个微电子元件722、724之一，此介电层730、750可包括二氧化硅、黑钻石(加州圣克拉拉应用材料的产品)与/或其它材料，且可以CVD、ALD、PVD、旋转涂布与/或其它制程形成，介电层730、750的厚度约为2000～15000埃，内连线740可包括铜、钨、金、铝、奈米碳管、碳富勒烯(Fullerene)、耐火金属与/或其它材料，且可以CVD、PECVD、ALD、PVD与/或其它制程形成。
集成电路元件700可包括元件722、724的不平坦地形层，例如，元件722可包括闪存元件如SGFET，同时元件724可包括MOSFET与/或其它微电子元件，元件722可包括在存储器阵列或存储器单元区中，且元件724可包括在集成电路元件700的周边电路区中，在元件722、724间的地形可有许多变化，此变化会在CMP制程中产生更多问题，如凹陷、围栏(fence)的形成、碎裂与/或其它制程所并发的现象。此揭露适用于集成电路元件中的周边电路区域与存储器阵列区域中，提供自行对准栅极电极或其它接触插塞的提供方法。
在一实施例中，元件722、724可包括构件760、762，此构件760、762可在不同制程步骤中分别形成，例如，在构件760形成时，构件762可被保护以防止对其下构件的伤害，构件762可以一暂时层保护，包括光致抗蚀剂、Si3N4、聚合物、SiO2与/或其它材料；此外，在构件762形成时，构件760可被保护以防止对构件下与/或邻近的构件760造成伤害，构件760可以一暂时层保护，包括光致抗蚀剂、Si3N4、聚合物、SiO2与/或其它材料。
构件760、762的形成顺序可取决于是否可预防邻近构件与元件层的破坏，例如，构件760的多晶硅、金属硅化物与/或多晶硅氧化物的形成可包括借由暂时层保护构件760，暂时层可在构件760的形成时预防CMP凹陷与/或损伤的发生，所以，借由保护构件762可使元件722的电性接触以自行对准方式形成在源极/漏极区。
请参阅图8a与图8b，这些图说明本发明揭露另一实施例的集成电路元件800的剖面图，图8a与图8b的集成电路元件800为制程中的元件，此集成电路元件800包括阵列基底810与次要基底815。
阵列基底810包括一个或多个存储器元件804，此存储器元件804可介于绝缘结构820间、阵列基底810中与/或上，此存储器元件804与图5所示的微电子元件100与/或图7所示的微电子元件700大体上类似，此存储器元件804可大体上与元件806垂直，以使元件804的主平面812与元件806的主平面814大体上垂直，例如，平面812与平面814具有90度的夹角，如箭头850所示，在另一实施例中，平面812、814的夹角可为0～90度，此阵列基底810可包括Si、SOI、SON、钻石、聚合物与/或其它材料。
次要基底815包括一个或多个元件806，此元件806可位于绝缘结构820间、次要基底815中与/或上，元件806与图7中的微电子元件700大体上类似，此次要基底815可包括Si、SOI、SON、钻石、聚合物与/或其它材料，形成于基底815中的元件可用作信号放大器、存储器元件804与/或其它形成于阵列基底810中的元件。
请参阅图8a，元件800包括半导体层840，此半导体层840位于阵列基底810的主动区830上且邻近于绝缘结构820侧，此半导体层840包括外延Si、多晶硅、多晶硅氧化物、CoSi、NiSi与/或其它材料，且可在阵列基底810与或次要基底815上借由CVD、PECVD、PVD、ALD与/或其它方法作全面性与/或选择性沉积，之后再借由CMP、等离子蚀刻与/或化学蚀刻对绝缘结构820作回蚀刻或其它平坦化处理。
元件800尚可包括护层860，以保护其下的构件，如保护主动区830与绝缘结构820，此护层860可包括SiO2、SiN、Si3N4、TiN、聚合物与/或其它材料，这些材料的介电常数约为5.5～9，护层860可全面性与/或选择性沉积在次要基底815与/或阵列基底810上，且此层可以CVD、PE CVD、PVD、ALD与/或其它方式形成，此护层可在阵列基底810上进行图案化与蚀刻移除，以留下在次要基底815上的护层860。
请参阅图8b，此图为护层860已从次要基底815上经随后的制程移除，在一实施例中，护层860可在次要基底815的主动区830上形成其它材料之前移除，以形成晶体管元件。
阵列基底810与次要基底815可为结合的分离基底或其它耦合在一起的结构，或可为一般邻近的区域，在一实施例中，次要基底815可包括一基底材料，而阵列基底810可包括其它基底材料，例如，次要基底815可包括SON基底，同时阵列基底810可包括SOI基底。
请参阅图9a，此图说明本发明揭露制造步骤中的微电子元件900的剖面图，此微电子元件900包括基底905、形成在基底905上的护层910与延伸过护层910与至少部分基底的绝缘结构920，此微电子元件900尚包括单元区902与周边电路区904，例如，多个元件可位于与/或大体上形成于单元区902中，且多个逻辑元件可位于与/或大体上形成于周边电路区904中，在一实施例中，存储器元件位于与/或大体上形成于包括存储器晶体管元件的单元区902中，且与图5所示的元件大体上类似，且逻辑元件位于与/或大体上形成在周边电路区904中，此周边电路区904可为用在逻辑电路与/或感应电路的MOSFET元件、FinFET元件与/或其它晶体管元件。
基底905可大体上与图1所示的基底110的组成与制造相似，基底905可为单晶或其它硅基底、SOI基底包括在硅或蓝宝石基底上的硅或锗外延层、塑料或其它弹性基底与/或其它一般或未来发展的基底，基底905可包括多个种掺杂区，以形成掺杂井、沟道区、源极/漏极区与/或其它结构，在一实施例中，掺杂区可以交替或西洋棋盘状的图型掺杂，以使元件位于与/或大体上形成于单元区902与/或周边电路区904中，包括CMOS元件。
护层910可包括氧化硅、氮化硅(SiN、Si3N4等)与/或其它材料，以作为蚀刻停止或CMP停止用，护层910可借由CVD、LPCVD、PECVD、热制程、ALD、PVD与/或其它制程全面性或选择性沉积于单元区902与周边电路区904中的基底905上，其厚度约为500～5000埃，在一实施例中，护层910与图8a中的护层860大体上相似，护层910尚可包括约50～200埃的氧化硅层与1000～2500埃的氮化硅层。
绝缘结构920可为或包括STI或其它电性绝缘构件，例如，绝缘构件920由下列方式形成利用蚀刻或其它方式形成延伸过护层910与至少部分基底905的开口，再以二氧化硅与/或其它介电材料填充此开口。在一实施例中，绝缘结构920可借由干蚀刻制程形成，其厚度约为2000～5000埃，此用于绝缘结构920的块状绝缘材可以CVD、HDPCVD、PECVD、LPCVD、SACVD与/或旋转涂布制程形成，且其厚度约为3000～8000埃，此绝缘结构920尚可借由CMP制程平坦化，以移除部分的块状绝缘材，而所移除的厚度约为1000～8000埃，且绝缘结构920大体上与护层910同平面，如图9a所示，CMP制程可具有一约2～30的块状绝缘材对护层的研磨选择率。
请参阅图9b，此图说明图9a的微电子元件900经随后制程处理后的剖面图，其中图案化光致抗蚀剂或其它掩膜层930可在部分护层910上形成，此掩膜层930可包括厚度约为3000～10000埃的光致抗蚀剂层，掩膜层930可形成于周边电路区904的表面上，且也可延伸形成于周边电路区904与单元区902的部分绝缘结构920上。
请参阅图9c，此图说明图9b的微电子元件900经随后制程处理后的剖面图，其中掩膜层930在移除部分护层910的蚀刻制程中是作为掩膜用，由于掩膜层930大体上未覆盖单元区902，所以在单元区902上的护层910就会在蚀刻制程中被移除，然而，部分位于掩膜层930下方的护层910在蚀刻制程中被保护着，此蚀刻制程可为干蚀刻、化学蚀刻、上述蚀刻方式的组合与/或其它制程，在一实施例中，部分护层910以湿蚀刻制程移除，且此湿蚀刻制程的护层910对绝缘结构920的蚀刻选择率约为5～30间。
请参阅图9d，此图说明图9c的微电子元件900经随后制程处理后的剖面图，其中掩膜层930被蚀刻移除或经由其它方式移除，此掩膜层930可借由等离子灰化或伴随着H2SO4的化学蚀刻之一或多种制程移除，在移除掩膜层930后，就利用移除后所残留的部分护层910进行栅极介电前清洁制程，在一实施例中，栅极介电前清洁制程包括利用稀释的HF或利用缓冲氧化物蚀刻(buffer oxide etching，简称BOE)的湿制程，此制程可能会在绝缘结构920的上顶角邻近处产生一个或多个凹陷(divots)921，然而，凹陷(divots)921尚可能在之前的制程中已形成，如图9c所示，凹陷(divots)921可为多重制程所累积的结果，包括平坦化、护层910的移除、掩膜层930的移除与栅极介电前清洁制程。
如图9d所示，栅极介电层940与栅极电极层950可在基底905上形成，栅极介电层940可借由将因之前蚀刻制程所露出的部分基底905置于氧化环境中，此外，也可将栅极介电层940借由CVD、PECVD、ALD、PVD与/或其它制程沉积在露出的部分基底905上，此栅极介电层940可包括二氧化硅、氧化硅、氮氧化硅与/或其它材料，且其厚度约为10～300埃。
栅极电极层950可包括多晶硅、非晶硅与/或其它半导体材料，且可以全面性(如实施例中所述)或选择性沉积的方式形成，栅极电极层950可借由CVD、PECVD、ALD、PVD与/或其它制程所形成，且其厚度约为500～4000埃。
请参阅图9e，此图说明图9d的微电子元件900经随后制程处理后的剖面图，其中部分栅极电极层950被移除，以形成栅极电极955，此部分栅极电极层950可以干蚀刻制程、湿蚀刻制程、回蚀刻制程、化学机械平坦化或化学机械研磨(在此统称为CMP)与/或其它制程所移除，且可利用绝缘结构920与/或护层910作为移除终点，在一实施例中，栅极电极层950约被移除200～2000埃，以留下在主动区960上300～2000埃的栅极电极层950，而栅极电极层950对护层910的选择率约为5～30，且栅极电极层950对绝缘结构920的选择率约为5～30。
形成于单元区的元件尚可以过度蚀刻或过度研磨制程将绝缘结构920上所残留的部分栅极电极层950移除，此过度蚀刻或过度研磨制程尚可包括移除介于绝缘结构920间的栅极电极层950的凹蚀部分，如图9e所示，例如，所形成的栅极电极955可具有与绝缘结构920直接接触的侧表面，且具有与凹陷(divots)921表面一般的边界，栅极电极955之前所形成的凹陷(divots)921的一部分尚可延伸至绝缘结构920，所以，栅极电极955可具有比主动区960更大的宽度，在一实施例中，由于栅极电极955具有凹蚀处，所以栅极电极955的上表面956可低于绝缘结构920的上表面926，如图10所示，在一实施例中，栅极电极955的凹蚀深度约为10～500埃，在此制程步骤与/或之后的步骤中，形成于单元区902的元件可在移除残留部分护层910前大致完成。
请参阅图9f，此图说明图9e的微电子元件900经随后制程处理后的剖面图，其中护层910的任何残留部分皆被移除，例如，借由干蚀刻、化学蚀刻与/或其它制程将护层910残留部分移除，以使在周边电路区904中的基底905露出，在一实施例中，部分护层910被湿蚀刻制程所移除，且此湿蚀刻的护层910对绝缘结构的选择率约为5～30，此湿蚀刻尚可具有5～30的护层910对栅极电极层955的选择率。
所以，在周边电路区904所露出的基底905可进一步借由一般与/或未来所发展的装置在周边电路区904中制成M0SFETs与/或其它晶体管与逻辑与/或感应电路，在一实施例中，微电子元件900大体上与图7中的集成电路元件700与/或图8b中的元件800类似。
请再次参阅图10，此图说明本发明揭露另一实施例的集成电路元件900，以符号990表示，集成电路元件990包括具有至少一存储器单元区902与至少一周边电路区904的基底，且有多个绝缘区920位于存储器单元区902中，且每个多个主动区960位于绝缘区920间，元件992尚包括多个栅极电极层955，且每个栅极电极层955皆位于绝缘结构920间且位于所对应的主动区960上，其中每个栅极电极层955的宽度大于栅极层955接触的相邻绝缘结构920的间隔宽度。
每个栅极电极955包括延伸至邻近的绝缘结构920的一部分，例如，每个栅极电极955可包括与邻近绝缘结构920的一接触的侧表面，如每个栅极电极955都会超过对应的主动区960，每个绝缘结构920也包括凹陷(divots)921，此凹陷(divots)921具有凸向邻近栅极电极955之一的轮廓。
每个绝缘结构920也高过基底905与邻近的栅极电极955，所以，每个绝缘结构920可以远离基底905的方向延伸过邻近的栅极电极955，或每个多个栅极电极955可不比邻近的绝缘结构920更远离基底905。
以上所述仅为本发明较佳实施例，然其并非用以限定本发明的范围，任何熟悉本项技术的人员，在不脱离本发明的精神和范围内，可在此基础上做进一步的改进和变化，因此本发明的保护范围当以本申请的权利要求书所界定的范围为准。
附图中符号的简单说明如下100、722、724、804、806、992元件105栅极结构110、620、710、905基底115参考平面120源极区130栅极氧化层140分离栅极150侧壁间隔层160源极内连线170绝缘层
180、740内连线层185内连线层180的第一部分187内连线层180的第二部分190盖层195盖层190的一部分310平坦平面402、930掩膜层600平坦化系统610研磨头630、660柄640第一驱动装置650研磨平台655研磨垫657、850箭头670第二驱动装置680研磨浆传送系统685研磨浆687导管700、800集成电路元件730、750介电层760、762构件804存储器元件810阵列基底812元件804的主平面814元件806的主平面815次要基底820、920绝缘结构
830、960主动区840半导体层860、910护层900微电子元件902单元区904周边电路区921凹陷(divots)926绝缘结构920的上表面940栅极介电层950栅极电极层955栅极电极956栅极电极955的上表面990集成电路元件H栅极结构105的高度
权利要求
1.一种制造微电子元件的方法，其特征在于所述制造微电子元件的方法包括提供一具有多个部分完成的微电子元件的基底，该微电子元件包括至少一部分完成的存储器元件与至少一部分完成的晶体管；在该部分完成的晶体管部分上形成第一层，以在一随后的材料移除步骤中保护至少一部分完成的晶体管的部分；形成第二层覆盖该部分完成的存储器元件与该部分完成的晶体管；移除部分该第二层，留下一部分的第二层于该部分完成的存储器元件上；以及在该第二层的部分移除后，从该部分完成的晶体管移除至少一实质部分的该第一层。
2.根据权利要求1所述的制造微电子元件的方法，其特征在于该部分完成的存储器元件包括一部分完成的浮置栅极场效晶体管元件。
3.根据权利要求1所述的制造微电子元件的方法，其特征在于该部分完成的晶体管包括一部分完成的金属氧化物半导体场效晶体管。
4.根据权利要求1所述的制造微电子元件的方法，其特征在于该多个部分完成的微电子元件包括至少一部分完成的场效晶体管。
5.根据权利要求1所述的制造微电子元件的方法，其特征在于该第一层包括一介电常数为5.5～9的介电材料。
6.根据权利要求1所述的制造微电子元件的方法，其特征在于该第一层包括一含氧层与/或一含氮层。
7.根据权利要求1所述的制造微电子元件的方法，其特征在于该第二层包括一栅极电极层。
8.根据权利要求1所述的制造微电子元件的方法，其特征在于该第二层包括一栅极介电层。
9.一种制造微电子元件的方法，其特征在于所述制造微电子元件的方法包括提供一具有一护层与多个绝缘结构的基底，其中该护层位于该基底中，且该多个绝缘结构延伸过该护层且至少部分延伸至该基底上；形成一掩膜于该护层与该多个绝缘结构所共同构成的一平面的第一部分上，以使该遮蔽的表面的第一部分与一未遮蔽的表面的第二部分共享边界；将该护层的牺牲部分从该未遮蔽的第二部分中移除；移除该掩膜；形成一顺应层于该护层的残留的部分上、该绝缘结构上与一借由移除该护层的牺牲的部分所形成的空隙中；平坦化该顺应层，以使该顺应层、该绝缘结构与该护层的残留的部分共平面；移除该残留的该护层部分；以及形成晶体管于移除该护层的残留的部分所造成的空隙中。
10.根据权利要求9所述的制造微电子元件的方法，其特征在于该护层包括一介电常数为5.5～9的介电材料，且该介电材料为含氧层或含氮层。
11.根据权利要求9所述的制造微电子元件的方法，其特征在于该顺应层包括一栅极电极层。
12.根据权利要求9所述的制造微电子元件的方法，其特征在于尚包括在平坦化该顺应层后形成一该顺应层的凹蚀部分。
13.根据权利要求9所述的制造微电子元件的方法，其特征在于该基底包括至少一存储器单元区与至少一周边电路区，且该掩膜形成于一至少该周边电路区的一部分与露出的至少该存储器单元区的一部分上。
14.一种集成电路元件，其特征在于所述集成电路元件包括一具有至少一存储器单元区与至少一周边电路区的基底；多个绝缘结构位于该存储器单元区中；多个主动区，每个该主动区皆位于该多个绝缘结构的邻近处间；以及多层栅极电极层，每层该栅极电极层皆位于该多个绝缘结构的邻近处间且位于一所对应的该多个主动区上，每层该多层栅极电极层的宽度大于与该栅极电极层接触的相邻绝缘结构的间隔宽度。
15.根据权利要求14所述的集成电路元件，其特征在于每个该多个栅极电极包括一延伸至邻近该多个绝缘结构的部分。
16.根据权利要求14所述的集成电路元件，其特征在于每层该多层栅极电极层包括一侧面接触邻近的该绝缘结构。
17.根据权利要求14所述的集成电路元件，其特征在于每层该多层栅极电极层突出于对应的该多个主动区的部分。
18.根据权利要求14所述的集成电路元件，其特征在于每个该多个绝缘结构包括一凹陷处，此凹陷处具有一凸向邻近的该多层栅极电极层之一的轮廓。
19.根据权利要求14所述的集成电路元件，其特征在于每个该多个绝缘结构延伸过该基底至少一邻近的栅极电极层所高于该基底的高度。
20.根据权利要求14所述的集成电路元件，其特征在于每个该多个绝缘结构以远离该基底的方向延伸过邻近的该多层栅极电极层。
21.根据权利要求14所述的集成电路元件，其特征在于每层该多层栅极电极层未比邻近的该多个绝缘结构更远离该基底。
22.根据权利要求14所述的集成电路元件，其特征在于尚包括多个逻辑电路晶体管位于该周边电路区中。
全文摘要
本发明涉及一种制造微电子电路元件的方法与集成电路元件，所述制造微电子电路元件的方法，包括提供具有多个部分完成的微电子元件的基底，微电子元件包括至少部分完成的存储器元件与至少部分完成的晶体管；在部分完成的晶体管部分上形成第一层，以在随后的材料移除步骤中保护至少部分完成的晶体管的部分；形成第二层大体上覆盖部分完成的存储器元件与部分完成的晶体管；移除部分第二层，留下部分的第二层于部分完成的存储器元件上；以及在第二层的部分移除后，从部分完成的晶体管移除至少实质部分的第一层。
文档编号H01L21/8247GK1702851SQ20041009673
公开日2005年11月30日 申请日期2004年12月3日 优先权日2003年12月3日
发明者陈汉平, 喻中一 申请人:台湾积体电路制造股份有限公司