专利名称：静电放电保护电路及其方法
技术领域：
本发明有关于一种静电放电(Electrostatic Discharge, ESD )保护方案，且特别有关于一种利用不同电气特性的放电元件来进行静电放电的静电放电保护电路及其相关方法。
背景技术：
请参考图1,图1所示是现有技术的静电放电保护电路10的示意图。静电放电保护电路IO是用来保护集成电路元件20以避免其遭受到静电放电的破坏。静电放电保护电路10包括低通滤波器11、反相器12以l故电电路13,其中低通滤波器11包括电阻R和电容C,反相器12包括P沟道金属氧化物半导体(Positive Metal Oxide Semiconductor, PMOS )晶体管Mpa以及N沟道金属氧化物半导体(Negative Metal Oxide Semiconductor, NMOS )晶体管Mna,力t电电路13包括NMOS晶体管Mnb。上述的低通滤波器11、反相器12以及放电电路13之间的连接方式如图l所示。此外，第一连接垫14耦接于端点Np第二连接垫15耦接于端点N2 (即接地电压Vgnd),第三连接垫16耦接于端点N5以接收传输至集成电路元件20的输入信号，以及两个二极管D2耦接于端点N5,用来保护集成电路元件20以避免其遭受出现在第三连接垫16上的静电放电信号的破坏。
一开始时，PMOS晶体管Mpa、 NMOS晶体管Mna以及NMOS晶体管Mnb是关闭的(TumOff),然而，当静电放电信号(即电压Va)被引导至第一连接垫14或第三连接垫16时，PMOS晶体管Mpa将会立即被开启(TumOn),因此端点N4上的电压会因充电而升高，从而开启NMOS晶体管M油以对电压Va进行放电。同时，低通滤波器11会对电压Va进行低通滤波的操作以产生电压Vc,从而使电压Vc由于电阻R和电容C所具有的低通滤波特性而渐渐地上升。在经过一段时间At，后，电压Vc就会开启NMOS晶体管Mna以对端点N4进行放电，接着，PMOS晶体管Mpa和NMOS晶体管Mnb就会关闭。由上述描述可得知，NMOS晶体管Mna、 PMOS晶体管Mpa以及NMOS晶体管Mnb—^:均为核心元件(coredevice),即低压元件，其用来提高静电放电保护电路10的敏感度。
然而，上述低压元件虽然可以快速地对静电放电信号进行放电，但是其也具有较大的漏电流，因此，当集成电路元件的数量越来越多时，静电放电保护电路的数量也会越来越多。由此可知，在静态的状况下，由于所有静电放电保护电路均采用低压元件，产生非常大的漏电流将无法避免。
发明内容
为了在提供静电放电保护电路时减小其漏电流，本发明提供以下技术方案
本发明的实施例提供一种静电放电保护电路。上述静电放电保护电路包括第一保护电路以及第二保护电路。第一保护电路具有低压元件，其直接耦接于电源连接垫和接地连接垫之间。第二保护电路具有高压元件，其直接耦接于电源连接垫和接地连接垫之间。
本发明的实施例另提供一种静电放电保护电路。上述静电放电保护电路包括第一保护电路以及第二保护电路。第一保护电路耦接于第一连接垫和第二连接垫之间，且第一保护电路包括第一放电晶体管。第二保护电路耦接于第一连接垫和第二连接垫之间，且第二保护电路包括第二放电晶体管。此外，第一放电晶体管和第二放电晶体管其中之一为高压元件，而第一放电晶体管和第二放电晶体管中另 一放电晶体管则为低压元件。
本发明的实施例又提供一种静电放电保护方法。上述静电放电保护方法包括下列步骤提供第一保护电路以耦接于第一连接垫和第二连接垫之间，其中第一保护电路包括第一放电晶体管；以及提供第二保护电路以耦接于第一连接垫和第二连接垫之间，其中第二保护电路包括第二放电晶体管。第一放电晶体管和第二放电晶体管其中之一是由第一半导体工艺制造，而第一放电晶体管和第二放电晶体管中另一放电晶体管是由第二半导体工艺所制造，此外，第一半导体工艺不同于第二半导体工艺。
以上所述的静电放电保护电路及静电放电保护方法，可以利用不同电气特性的放电元件来进行静电放电保护，从而减小静电放电保护电路的漏电流。
图1是现有技术的静电放电保护电路的示意图。图2是依本发明实施例的静电放电保护电路的示意图。
图3是现有技术的保护电路(即具有所有六个低压场效应晶体管)和图2所示
的静电放电保护电路各自的静电放电瞬时电压响应曲线的仿真曲线图。
图4是现有技术的保护电路(即具有所有六个低压场效应晶体管)和图2所示的静电放电保护电路在各自的静电放电瞬时电压响应下的交流漏电流的电流量的仿真曲线图。
图5是现有技术的保护电路(即具有所有六个低压场效应晶体管)和图2所示的静电放电保护电路分别在电源启动时的直流漏电流的电流量的仿真曲线图。图6是依本发明实施例的静电放电保护方法的流程图。
具体实施例方式
在说明书及权利要求书当中使用了某些词汇来指称特定的元件。所属技术领域的技术人员应可理解，硬件制造商可能会用不同的名词来称呼同 一个元件。本说明书及权利要求书并不以名称的差异作为区分元件的方式，而是以元件在功能上的差异作为区分的准则。在通篇说明书及权利要求项中所提及的「包括J为一开放式的用语，故应解释成「包括但不限定于」。此外，「耦接」一词在此包括任何直接及间接的电气连接手段。因此，若文中描述第一装置耦接于第二装置，则代表第一装置可直接电气连接于第二装置，或透过其它装置或连接手段间接地电气连接至第二装置。
图2所示是本发明实施例的静电放电保护电路100的示意图。静电放电保护电路100是用来保护至少一个功能性电路(Functional Circuit) 100a、 100b以避免来自静电放电信号的破坏，其中该静电放电信号会出现在电源连接垫(Power Pad) 11 la、接地连接垫(Ground Pad ) 11 lb或输入/输出连接垫(I/O Pad)lllc、 llld中的任意一处。应注意，在本实施例中，lllc、 111d为输入/输出连接垫，但本发明并非仅限于此，其也可以是电源连接垫、接地连接垫或其它连接垫。静电放电保护电路100包括第一保护电路101、第二保护电路102以及第三保护电路103。第一保护电^各101耦接于电源连接垫llla和接地连接垫111b之间，包括第一静电放电瞬态触发电路1011以及第一放电晶体管MN1。第二保护电路102耦接于电源连接垫llla和接地连接垫lllb之间，包括第二静电放电瞬态触发电路1021以及第二》丈电晶体管MN2。第三保护电路103耦接于电源连接垫llla和接地连接垫11 lb之间，包括第三静电放电瞬态触发电路1031以及第三放电晶体管MN 3 。举例来说，以上所述的静电放电瞬态触发电路1011 、 10 21 、1031可以用晶体管来实现。静电放电保护电路100更包括电源总线(PowerBus)105以及接地总线(Ground Bus)106。电源总线105耦接于电源连接垫llla以将供应电压Vdd传导至功能性电路100a、 100b，接地总线106耦接于接地连接垫lllb以将接地电压Vgnd传导至功能性电路100a、 100b。此外，在实际电路中，第一保护电路101的位置会比第二保护电路102和第三保护电路103更接近电源连接垫llla和接地连接垫lllb。另一方面，第一功能性电路100a耦接于输入/输出连接垫lllc,而第二功能性电路100b耦接于输入/输出连接垫llld。一个》文电元件(例如二极管107a)耦接于电源连冲妾垫llla以及输入/输出连接垫lllc之间；而另一》文电元件(例如二极管107b)耦接于接地连接垫lllb和输入/输出连接垫lllc之间。类似地， 一个放电元件(例如二极管108a)耦接于电源连接垫llla以及输入/输出连接垫llld之间；而另一放电元件(例如二极管108b)耦接于接地连接垫111b和输入/输出连接垫llld之间。依据本发明的实施例，第一放电晶体管MN1为低压元件，而第二》文电晶体管MN2和第三放电晶体管MN3则为高压元件。请注意，本领域的技术人员应可理解，无论晶体管是被称为低压元件或高压元件，该晶体管都是由其阈值电压(ThresholdVoltage, Vth)来定义的，换句话说，高压元件是可以由输入/输出元件来实现的，而低压元件则可以由核心元件来实现。
请再次参考图2。第一放电晶体管MN1具有4册极端Ngl,其耦接于第一静电放电瞬态触发电路1011,同样地，第二放电晶体管MN2具有栅极端Ng2,其耦接于第二静电放电瞬态触发电路1021，以及第三》文电晶体管MN3具有栅极端Ng3，其耦接于第三静电放电瞬态触发电路1031。当静电放电瞬态触发电路1011、1021或1031侦测到静电》文电信号时，例如侦测到静电》文电信号SESD1出现在电
源连接垫llla、静电放电信号SESD2出现在输入/输出连接垫lllc或静电放电信
号SESD3出现在输入/输出连接垫llld时，静电放电瞬态触发电路1011、 1021
或1031就会产生触发信号Stnggen、Stng^2或S一ger3来启动放电晶体管MN1、MN2
或MN3以分别对静电放电信号进行放电。换句话说，在实际电路中，出现在输入/输出连接垫lllc处的静电放电信号SESD2 (或出现在输入/输出连接垫llld处的静电放电信号SESD3)会经由二极管107a、 107b(或二极管108a、 108b)而传导至电源总线105以及接地总线106，接着，保护电路(即101、 102及103)就可
以用来消除或减小静电放电信号Sesd2(或SESD3)。在本实施例中，由于第一放电晶体管MN1为核心元件(即为低压元件)，且
第二放电晶体管MN2以及第三放电晶体管MN3为输入/输出元件(即高压元件)， 因此第一放电晶体管MN1的阈值电压小于第二、第三放电晶体管MN2、 MN3 的阈值电压。请注意，由于第二保护电路102和第三保护电路103的操作方式 是一样的，因此接下来仅描述第二保护电路102的操作方式。
请参考图3至图5。图3所示是现有技术的保护电路(即具有所有六个低压 场效应晶体管)和图2所示的静电放电保护电路100各自的静电放电瞬时电压响 应(ESD Transient Voltage Response)曲线CV1及CV2的仿真曲线图。图4所示是 现有技术之保护电路(即具有所有六个低压场效应晶体管)和图2所示的静电放电 保护电路100在各自的静电放电瞬时电压响应下的交流漏电流(AC Leakage Current)的电流量的仿真曲线图。图5所示是现有技术的保护电路(即具有所有六 个低压场效应晶体管)和图2所示的静电放电保护电路100分别在电源启动时之 直流漏电流(DC Leakage Current)的电流量的仿真曲线图。
从以上的模拟结果可以得知，静电放电保护电^各100可以假定用六个保护 电路来实现，举例来i兌，可以用一个〗氐压元件^搭配五个高压元件来实现。在本 实施例中，静电放电信号fi设在时间Ti产生，因此电压曲线CV1和CV2的值 就会马上被充电至电压电平Vl5接着静电放电保护电路100以及现有技术的保 护电路就会执行静电放电保护的功能。如图3所示，电压曲线CV2会大致趋近 于电压曲线CV1。即使在刚开始时对静电放电保护电路100中由静电放电信号 产生的电压K进行放电的放电速率会比现有技术的保护电路的放电速率来得 慢，但本领域的技术人员应可理解，此现象是可以被接受的，因为上述二者的 放电速率差别并不大。
请参考图4,曲线CV1，代表现有技术的保护电路(即具有所有六个低压场效 应晶体管)在进行静电放电保护时的交流漏电流的电流量，曲线CV2，则代表静电 放电保护电路100在进行静电放电保护时的交流漏电流的电流量。可以明显地 看出，在电源启动期间，在时间T!，时，曲线CV1，和CV2，的值之间的差别会达 到最大，也就是说，通过利用图2所示的静电放电保护电路100，即利用比现有 技术更多数量的高压元件的静电放电保护电路，交流漏电流的电流量就可以大 幅度地减少。此外，请参考图5，直线SL1代表现有技术的保护电路(即具有所 有六个低压场效应晶体管)在进行静电放电保护时的直流漏电流的电流量，直线 SL2则代表静电放电保护电路100在进行静电放电保护时的直流漏电流的电流量。可以明显地看出，在电源启动期间，直线SL2所代表的直流漏电流的电流
量远小于直线SL1所代表的直流漏电流的电流量。请注意，为了方便描述，在 图4和图5中交流漏电流和直流漏电流的电流量均由负值来表示。依据上述的 仿真结果所显示，在没有降低静电放电的速率下，图2所示的静电放电保护电 路100可以有效地避免产生大的交流漏电流和直流漏电流。
另一方面，本领域技术人员应可以理解，本发明中的高压元件和低压元件 可以用晶体管的阈值电压(Threshold Voltage)、晶体管的栅极氧化层厚度(Gate Oxide thickness)、晶体管的结击穿电压(Junction Breakdown Voltage)、晶体管的 阱掺杂密度(Well Doping Density)、晶体管的静态漏电流(Static Leakage Current) 或上述参数的任意组合来加以定义。以上所述实施例中，低压元件和高压元件(即 放电晶体管)是由相同的半导体工艺制作的，在其它实施例中，其也可由由不同 的半导体工艺来分别制作，上述情形都属于本发明的范畴。此外，依据本发明
所揭示的实施例，第一静电放电瞬态触发电路1011、第二静电放电瞬态触发电 路1021以及第三静电放电瞬态触发电路1031也可以利用低压元件或者高压元 件来实现。
图6所示是依本发明实施例的静电放电保护方法的流程图。为了更清楚描 述本发明的宗旨，本发明的静电放电保护方法是通过图2所示实施例中的静电 放电保护电路100来进行描述的。另一方面，如果可以得到大致相同的结果， 本发明图6所提供的方法中的步骤不一定要完全遵照以下的顺序执行，也不一 定是连续的，换句话说，当中还可插入其它的步骤。本发明的静电放电保护方 法包括下列步骤
步骤601:利用第一静电放电瞬态触发电路1011、第二静电放电瞬态触发 电路1021以及第三静电放电瞬态触发电路1031来耦接电源连接垫111a与接地 连接垫111b;
步骤602:将第一放电晶体管MN1耦接于第一静电放电瞬态触发电路1011、 电源连接垫111a以及接地连接垫111b;
步骤603:将第二、第三放电晶体管MN2、 MN3均耦接于电源连接垫111a 与接地连接垫111b,并分别耦接于第二、第三静电放电瞬态触发电路1021、1031, 其中第一放电晶体管MN1(即低压元件)以及第二与第三放电晶体管MN2、 MN3(即高压元件)是由不同的半导体工艺来制作的；
步骤604:利用放电元件，例如二极管107a和108a，来分别耦接于电源连接垫111a和输入/输出连接垫lllc之间，以及电源连接垫111a和输入/输出连 接垫llld之间；
步骤605:利用放电元件，例如二极管107b和108b，来分别耦接于输入/ 输出连接垫lllc和接地连接垫lllb之间，以及输入/输出连接垫llld和接地连 才妄垫lllb之间；以及
步骤606:利用包括第一静电放电瞬态触发电路1011、第二静电放电瞬态 触发电路1021、第三静电放电瞬态触发电路1031、第一放电晶体管MN1、第二 放电晶体管MN2、第三放电晶体管MN3以及二极管107a、 107b、 108a、 108b 的静电放电保护电路100来进行静电放电保护的操作。
请注意，本领域的技术人员应可以了解，本发明中高压元件和低压元件可 以用晶体管的阈值电压、晶体管的栅极氧化层厚度、晶体管的结击穿电压、晶 体管的阱掺杂密度、晶体管的静态漏电流或上述参数的任意组合或者在半导体 领域中其它适当的特性来加以定义。此外，在其它实施例中，低压元件及高压 元件也可由相同的半导体工艺来制作，只要其具有不同的元件特性(例如阈值 电压、栅极氧化层厚度、结击穿电压等)，都落入本发明的涵盖范围。
以上所述仅为本发明的较佳实施例，凡依本发明权利要求所做的均等变化 与修饰，皆应属本发明的涵盖范围。
权利要求
1.一种静电放电保护电路，包括第一保护电路，包括低压元件，该低压元件直接耦接于电源连接垫与接地连接垫之间；以及第二保护电路，包括高压元件，该高压元件直接耦接于该电源连接垫和该接地连接垫之间，其中该第一保护电路和该第二保护电路并联于该电源连接垫与该接地连接垫之间。
2. 如权利要求1所述的静电放电保护电路，其特征在于，该静电放电保护 电路更包括第一放电元件，耦接于该电源连接垫和输入/输出连接垫之间；以及 第二力文电元件，耦接于该-接地连接垫和该输入/输出连接垫之间。
3. 如权利要求1所述的静电放电保护电路，其特征在于，该第一保护电路 更包括第一静电放电瞬态触发电路，耦接于该低压元件、该电源连接垫及该接地 连接垫，其中当该第一静电放电瞬态触发电路侦测到静电放电信号时，该第一 静电放电瞬态触发电路导通该低压元件；以及该第二保护电路更包括第二静电放电瞬态触发电路，耦接于该高压元件、该电源连接垫及该接地 连接垫，其中当该第二静电放电瞬态触发电路侦测到该静电放电信号时，该第 二静电放电瞬态触发电路导通该高压元件。
4. 如权利要求1所述的静电放电保护电路，其特征在于，该高压元件为输 入/输出元件，以及该低压元件为核心元件。
5. 如权利要求1所述的静电放电保护电路，其特征在于，该高压元件以及 该低压元件均由晶体管构成。
6. 如权利要求1所述的静电放电保护电路，其特征在于，该高压元件和该 低压元件是由多个参数之一或该多个参数中的任意组合来定义，该多个参数包 括晶体管的阈值电压、栅极氧化层厚度、结击穿电压、阱掺杂密度及静态漏电、、六
7. —种静电放电保护电路，包括第一保护电路，耦接于第一连接垫和第二连接垫之间，其中该第一保护电路包括第一放电晶体管；以及第二保护电路，耦接于该第一连接垫和该第二连接塾之间，其中该第二保 护电^各包括第二放电晶体管；其中该第 一保护电路和该第二保护电路并联于该第 一连接垫与该第二连接 垫之间，该第一放电晶体管和该第二放电晶体管其中之一为高压元件，而该第 一放电晶体管和该第二放电晶体管中另 一 放电晶体管为低压元件。
8. 如权利要求7所述的静电放电保护电路，其特征在于，该第一保护电路 更包括第一静电放电瞬态触发电路，耦接于该第一连接垫及该第二连接垫，其中 该第一放电晶体管耦接于该第一静电放电瞬态触发电路、该第一连接垫及该第 二连4妻垫；以及该第二保护电路更包括第二静电放电瞬态触发电路，耦接于该第一连接垫及该第二连接垫，其中 该第二放电晶体管耦接于该第二静电放电瞬态触发电路、该第一连接垫及该第二连接垫。
9. 如权利要求7所述的静电放电保护电路，其特征在于，该高压元件为输 入/專lr出元件，以及该〗氐压元件为核心元件。
10. 如权利要求7所述的静电放电保护电路，其特征在于，该静电放电保护 电路更包括第一放电元件，耦接于该第一连接垫与第三连接塾之间；以及 第二放电元件，耦接于该第二连接垫与该第三连接垫之间。
11. 如权利要求10所述的静电放电保护电路，其特征在于，该第一连接垫 为电源连接垫，该第二连接垫为接地连接垫，以及该第三连接垫为输入/输出连 接垫。
12. 如权利要求7所述的静电放电保护电路，其特征在于，该高压元件与该 低压元件是由多个参数之一或该多个参数中的任意组合来定义，该多个参数包 括晶体管的阈值电压、晶体管的栅极氧化层厚度、晶体管的结击穿电压、晶体 管的阱掺杂密度及晶体管的静态漏电流。
13. —种静电放电保护方法，包括(a) 提供第一保护电路以耦接于第一连接垫和第二连接垫之间，其中该第一 保护电路包括第 一放电晶体管；以及(b) 提供第二保护电路以耦接于该第一连接垫和该第二连接垫之间，其中该 第二保护电路包括第二放电晶体管，其中该第 一保护电路和该第二保护电路并联于该第 一连接垫与该第二连接 垫之间，该第一放电晶体管与该第二放电晶体管其中之一是由第一半导体工艺 制造，而该第一放电晶体管和该第二放电晶体管中另一放电晶体管是由第二半 导体工艺制造，且该第一半导体工艺不同于该第二半导体工艺。
14. 如权利要求13所述的静电放电保护方法，其特征在于，该第一半导体工艺和该第二半导体工艺其中之一制造高压元件，而该第一半导体工艺和该第 二半导体工艺中另 一半导体工艺制造低压元件。
15. 如权利要求14所述的静电放电保护方法，其特征在于，该高压元件为 输入/输出元件，以及该4氐压元件为核心元件。
16. 如权利要求14所述的静电放电保护方法，其特征在于，该高压元件和 该低压元件是由多个参数之一或该多个参数中的任意组合来定义，该多个参数 包括晶体管的阈值电压、晶体管的栅极氧化层厚度、晶体管的结击穿电压、晶体管的阱掺杂密度及晶体管的静态漏电流。
17. 如权利要求13所述的静电放电保护方法，其特征在于，步骤(a)包括 利用第一静电放电瞬态触发电路来耦接于该第一连接垫及该第二连接垫，以及将该第一放电晶体管耦接于该第一静电放电瞬态触发电路、该第一连接垫 及该第二连接垫；以及 步骤(b)包括利用第二静电放电瞬态触发电路来耦接于该第一连接垫及该第二连接垫， 以及将该第二放电晶体管耦接于该第二静电放电瞬态触发电路、该第一连接垫 及该第二连接垫。
18. 如权利要求13所述的静电放电保护方法，其特征在于，该静电放电保 护方法更包括利用第一放电元件来耦接于该第一连接垫和第三连接垫之间；以及 利用第二放电元件来耦接于该第二连接垫和该第三连接垫之间。
19. 如权利要求18所述的静电放电保护方法，其特征在于，该第一连接垫 为电源连接垫，该第二连接垫为接地连接垫，以及该第三连接垫为输入/输出连 接垫。
全文摘要
本发明提供一种静电放电保护电路及其方法。上述静电放电保护电路包括第一保护电路及第二保护电路。第一保护电路具有直接耦接于电源连接垫与接地连接垫之间的低压元件；第二保护电路具有直接耦接于电源连接垫与接地连接垫之间的高压元件。
文档编号H02H9/04GK101540503SQ20081018043
公开日2009年9月23日 申请日期2008年11月27日 优先权日2008年3月18日
发明者林奕成 申请人:联发科技股份有限公司