r>[0033]D⑶C输出级驱动电路1，配置成适于输出第一波形，所述第一波形包括具有第一斜率绝对值的上升沿和下降沿；
[0034]斜率调整电路3，配置成适于将所述第一波形调制为第二波形；所述第二波形的上升沿和下降沿中至少其中之一包括斜率绝对值不同的至少两段，所述至少两段的斜率绝对值均不大于所述第一斜率绝对值，且至少其中一段的斜率绝对值小于所述第一斜率绝对值；
[0035]输出级2，配置成适于将所述第二波形反向输出。
[0036]在具体实施中，上述的输出级2可以包括:PM0S管以及漏极与PMOS管的漏极耦接的NMOS管；PM0S管的漏极形成输出级2的输出端；PM0S管与NMOS管的栅极分别与斜率调整电路3的输出端耦接；PM0S管的源极与电源耦接，NMOS管的源极接地。当PMOS管导通时，输出级2的输出波形为上升沿输出；而当NMOS导通时，输出级2的输出端接地，从而实现输出级2的下降沿输出。
[0037]在具体实例中，如图3所示，图2中的斜率调整电路3可以包括:
[0038]可调节缓冲单元31、采样单元32和控制单元33 ；
[0039]可调节缓冲单元31的输入端耦接于DCDC输出级驱动电路I输出端和输出级2的输入端之间；
[0040]采样单元32的输入端耦接于可调节缓冲单元31的输出端和可调节缓冲单元31的控制端之间，对可调节缓冲单元31输出到输出级2的信号进行采样；
[0041]控制单元33配置成适于根据采样单元32的采样结果，控制可调节缓冲单元31的输出功率。
[0042]参照图3和图4，上述的可调节缓冲单元31还可以包括第一缓冲器311 ;采样单元32还可以包括第一采样器321，控制单元33还可以包括第一控制器331。
[0043]第一采样器321可以包括第一导通控制管4，第一电流源5 ;第一导通控制管4的控制端耦接于第一缓冲器311的输出端，第一导通控制管4的第一电极耦接于第一电流源5和第一控制器331,第一导通控制管4的第二电极与电源V。。稱接,第一电流源5另一端接地；
[0044]第一缓冲器311的控制端耦接于第一控制器331的输出端，第一缓冲器311的输出端耦接于输出级2的PMOS管21的栅极。
[0045]在一种可选的实施方式中，上述的第一导通控制管4可以是PMOS控制管。具体来说，其源级连接电源V。。，漏极耦接于第一电流源5，栅极耦接于第一缓冲器311的输出端。进一步的，上述的第一缓冲器311可以是一种反向缓冲器。
[0046]以下简要介绍其工作原理:当Drac输出级前级驱动I输出的第一波形为低电平时，经过第一缓冲器311输出高电平，即第一导通控制管4的栅源间电压Ugs>0，使第一导通控制管4处于截止,第一米样器321中没有电流流过。随着输出级驱动电路I输出的第一波形沿上升沿跳变，第一缓冲器311的输出端功率不断变小，使第一导通控制管4栅极端的电压\也变小。在tl时刻，当第一导通控制管4的Ugs〈0时，第一导通控制管4处于导通，进而通过第一电流源5于第一采样器321中产生采样电流I1，并使第一控制器331得到采样电流信号1:。
[0047]可以理解的是，以上所述仅是一个非限制性的实例。还可以通过其他方式实现电流采样。例如，将上述的电流源5替换成电阻或其他负载，当导通控制管4导通时，同样能够获得相应的采样电流，实现电流采样。
[0048]在一种【具体实施方式】中，结合图2、图4和图5, D⑶C输出级驱动电路I于A点输出第一波形，第一缓冲器331输出于PG点输出第二波形,输出级2于输出端LX输出相应的输出波形。图5中分别示出了对应的第一波BVa，第二波形Vra，输出波形Vu，且第一波形Va,第二波形Vpei和输出波形Vui之间存在相应的延迟。在h时刻，第一波形Va达到上升沿的中点位置，由于存在延迟，在t2时刻，第一控制器331得到采样电流信号为I1并减缓第一缓冲器311的功率输出变化率，使第二波形Vrci的输出平缓，减缓输出级2中PMOS管21的导通速度。相应的，由于存在延迟，使输出级2输出端LX的输出波形Vui在t3时刻时，上升沿变得平缓。
[0049]在另一种【具体实施方式】中，如图4所示，第一控制器331首先降低第一缓冲器311的输出效率，以减缓输出级2中PMOS管21的导通速度，使输出级2的输出变得平缓。当得到采样电流信号为I1时，第一控制器331提高第一缓冲器311的输出效率，从而得到如图6所示的第二波形VPe2，因而提高了输出级2中PMOS管21的导通速度，使输出级2的输出波形Vu变得陆峭。图6示出了 Vrci和Vrc2的对照示意图，其中，Vrci和Vrc2达到波峰和波谷的时间以及脉宽长度均对应一致。
[0050]斜率调整电路3将DCDC输出级驱动电路I输出的第一波形调制为分段的第二波形，并且使第二波形中一段的斜率绝对值小于第一波形的斜率绝对值，而另一段的斜率绝对值等于或大于第一波形的斜率绝对值。经过调制的第二波形形成斜率绝对值低于第一斜率绝对值的分段，减缓了输出级2中PMOS管的导通速度，因此能够有效降低由于输出级中导通控制管的快速开关所导致的EMI问题。同时又由于其中一段的斜率绝对值等于或大于第一波形的斜率绝对值，所以DCDC转换装置可以在有效降低EMI的基础上兼顾实现输出效率的最大化。
[0051]可以理解的是，上述的实施方式并非是将本发明的电流采样方式以及所采用的器件类型进行限定。任何符合本发明技术思想的实现方式均属于本申请的保护范围。
[0052]在具体实施中，还可以对上述方案作进一步的扩展。例如，如图7所示，第一采样器321还可以包括第二导通控制管6，第二电流源7 ;第二导通控制管6的控制端耦接于第一缓冲器311的输出端,第二导通控制管6的第一电极分别稱接于第二电流源7和第一控制器331，第二导通控制管6的第二电极连接电源，第二电流源7的另一端接地。
[0053]在一种【具体实施方式】中，上述的第二导通控制管6可以是PMOS管。具体来说，第二导通控制管6的栅极耦接第一缓冲器311的输出端，源极连接电源V。。，漏极耦接于第二电流源7和第一控制端。其中，第二电流源7的大小和第一电流源的大小不同。与第一导通控制管4的导通过程相似，当第二导通控制管6导通时，第一控制器331采样得到采样电流12。由于第一电流源5的大小和第二电流源7的大小不同，因此，I1和I2的大小也不同。在采样电路中增加上述的第二导通控制管6和相应的第二电流源7，可以增加斜率调整电路3输出的第二波形上升沿和下降沿的分段数量。
[0054]图8为根据图4所示电路图所得到的第二波形Vrci和根据图7所示电路图所得到的第二波形Vrc3的对照示意图。其中，Vra和Vrc3达到波峰和波谷的时间以及脉宽长度均对应一致，Vpg3相对于Vrci增加了上升沿和下降沿的分段数量。
[0055]可以理解的是，还可以进一步增加采样单元的数量，以相应增加第二波形上升沿和下降沿中的分段数量。
[0056]在一种【具体实施方式】中，第一控制器331在得到采样电流I1时，减缓第一缓冲器311的输出效率，并在得到采样电流I2时提高第一缓冲器311的输出效率，以提高输出级2中PMOS管21的导通速度，使输出级2中输出的上升沿重新变得陡峭，进而提高DCDC转换装置的整体输出效率。
[0057]在另一种【具体实施方式】中，第一控制器331在得到采样电流I1时提高第一缓冲器311的输出效率，并在得到采样电流I2时，减缓第一缓冲器311的输出效率，以降低输出级2中PMOS管21的导通速度，使输出级2的输出的上升沿变得平缓。
[0058]可以理解的是，上述的实施方式并非是将本发明的电流采样方式以及所采用的导通控制管的类型进行限定。任何符合本发明技术思想的实现方式均属于本申请的保护范围。
[0059]