专利名称：一种求幂装置及包含该装置的纠错译码装置的制作方法
技术领域：
本发明涉及一种求幂装置及包含该装置的纠错译码装置。
根据殴几里德迭代的原理可知，求幂运算是其中必不可少的部分，而在整个迭代运算过程中，它的运算次数很大，且与迭代次数成正比，其设计的好坏将直接决定迭代运算处理速度，关系到芯片译码时延的大小，从而影响到芯片的整体性能。
典型的求幂电路的设计结构图如图2所示。存储器存放着准备进行迭代运算的多项式to_iterate，其存储示意图如图3所示，其中to_iterate＝I(0)+I(1)+……+I(power)幂指示存储器里非零字节的最高地址，即存储器中多项式的幂power。to_iterate是迭代前的多项式，iterated是迭代后的多项式，首零检测是对iterated最高位长连零的检测，输出与零字节位相同宽度的decrease信号，decrease是幂的减法使能信号，power是递减结果，也就是iterated的幂。从而完成一次求幂运算。由此可见，首零检测的方法将是决定该电路速度的关键。
目前首零检测的设计方法如下图4所示其中valid是iterated有效指示信号，zero_pulse是iterated信号与零比较产生的零脉冲信号，“打一拍”是指延迟一个时间单位(如一个时钟周期)，它可以通过寄存器实现。图4中decrease是根据图5所示状态转移图完成0到1，1到0变化的，从这个状态转移图可以看出，触发器逻辑要想得出结果，需要判断输入信号的上升沿和下降沿，所以要“打一拍”才行，这正是造成延时的原因，图6是这种设计的时序图。
由图6可看出，decrease使能信号落后iterated有效首零信号一拍。这样一次迭代，将浪费一个时钟周期。如果迭代次数多，其延时浪费的时序更多，比如上述芯片迭代最大可以达到16次，这样芯片的处理时间将增加16个时钟周期，大大增大了芯片的延时。
为实现上述目的，本发明提出一种求幂装置及包含该装置的纠错译码装置。所述求幂装置用于欧几里德迭代装置中进行求幂运算，它包括一个首零检测装置，以便根据有效指示信号(valid)对迭代后的多项式信号(interated)进行最高位长连零的检测，所述首零检测装置包括一个零比较器、至少两个延时寄存装置，其特征是所述首零检测装置还包括一个首零辨认逻辑装置和一个与门；所述多项式信号(interated)经零比较器后输出的零脉冲信号(zero_pulse)同时输入到所述与门、首零辨认逻辑装置和延迟寄存器中，经延迟寄存器延迟一个时间单位后的零脉冲延迟信号(zp_dly)也输入到该首零辨认装置中；所述有效指示信号(valid)也同时输入到所述与门、首零辨认逻辑装置和延迟寄存器中，经延迟寄存器延迟一个时间单位后的有效指示延迟信号(valid_dly)也输入到该首零辨认装置中；所述该首零辨认装置根据输入的零脉冲信号(zero_pulse)、零脉冲延迟信号(zp_dly)、有效指示信号(valid)、有效指示延迟信号(valid_dly)输出一个首零脉冲检测信号(zp_first)，该信号保证在多项式信号(interated)最高位长连零出现时打开所述与门。
由于采用了以上的方案，decrease信号是zero_pulse、valid、zp_first三个信号经过一个与门得到的，这是一个并行的同层次逻辑，其得出的输出信号decrease就与输入的zero_pulse信号同步而不是晚一拍，与现有技术相比，一次迭代将节约一个时钟周期，多次迭代效果更加明显，例如在迭代次数达到16次时，本方案的处理时间将节约16个时钟周期，大大缩短了该装置的延时。
图2是求幂电路实现结构图。
图3是其中to_iterate存储的示意图。
图4是现有技术中的首零检测示意图。
图5是图4中触发器逻辑的状态转移图。
图6是现有技术首零检测设计时序图。
图7是本发明首零检测装置示意图。
图8是图7中触发器逻辑的状态转移图。
图9是本发明首零检测电路时序图。
具体实施例方式下面通过具体的实施例并结合附图
对本发明作进一步详细的描述。
如图7所示为本发明设计的改进的首零检测电路。与图4所示原有电路不同的是，该设计增加了一个zp_first触发器逻辑和一个与门。所述首零检测装置包括一个零比较器、至少两个延时寄存装置、一个首零辨认逻辑装置和一个与门；所述多项式信号interated经零比较器后输出的零脉冲信号zero_pulse同时输入到所述与门、首零辨认逻辑装置和延迟寄存器中，经延迟寄存器延迟一个时间单位后的零脉冲延迟信号zp_dly也输入到该首零辨认装置中；所述有效指示信号valid也同时输入到所述与门、首零辨认逻辑装置和延迟寄存器中，经延迟寄存器延迟一个时间单位后的有效指示延迟信号valid_dly也输入到该首零辨认装置中；所述该首零辨认装置根据输入的零脉冲信号zero_pulse、零脉冲延迟信号zp_dly、有效指示信号valid、有效指示延迟信号valid_dly输出一个首零脉冲检测信号zp_first，该信号保证在多项式信号interated最高位长连零出现时打开所述与门。
本实施例中zp_first逻辑和原有设计中decrease的逻辑完全不同，其状态转移图如图8所示。由图可见，所述首零辨认装置根据输入的零脉冲信号(zero_pulse)、零脉冲延迟信号zp_dly、有效指示信号valid和有效指示延迟信号valid_dly输出一个首零脉冲检测信号zp_first的逻辑如下在有效指示信号valid的上升沿且零脉冲信号zero_pulse等于0时，或者零脉冲信号zero_pulse下降沿且有效指示信号valid等于1时，首零脉冲检测信号zp_first从1转变为0；在有效指示信号valid的下降沿时，首零脉冲检测信号zp_first从0转变为1。(这是权2的内容，但贵公司随后发来的文件称zp-first只有一个bit，我不太理解)本实施例与原有设计的逻辑层次相同，只是多了一个从iterated到decrease的并行同层次的逻辑，故不会成为整个设计的关键路径，更不会影响到电路的速度。
本实施例中的触发器逻辑虽然也比输入的iterated信号晚一拍，但该触发器逻辑输出的信号zp-first只是用于辨认是否是首次出现的零字节，它只要能保证在首次零字节出现之前转变为1，在非首零字节出现之前转变为0即可，晚一拍并不会象现有技术那样导致整个芯片的延时。
本实施例中decrease输出由于引进了组合逻辑，其信号没有任何延时。其时序图如图9所示。由时序图9，我们可以清楚地看出，本实施例比原有设计节约了一个时钟周期，达到了预想设计目标，从而减小了迭代运算过程中的处理延时，改善了整个芯片的性能。本实施例比原有设计共减小了16*1000/82.5＝194(ns)处理时间。
显然，使用上述求幂装置的纠错译码装置同样具有该求幂装置所具有的优点。
本发明经过仿真、模拟，证明可靠、可行。
本发明所述装置可以通过专用集成电路ASIC、门阵列集成电路FPGA、分立电路甚至软件实现，这些都是属于本发明的保护范围。
权利要求
1.一种求幂装置，用于欧几里德迭代装置中进行求幂运算，它包括一个首零检测装置，以便根据有效指示信号(valid)对迭代后的多项式信号(interated)进行最高位长连零的检测，所述首零检测装置包括一个零比较器、至少两个延时寄存装置，其特征是还包括一个首零辨认逻辑装置和一个与门；所述多项式信号(interated)经零比较器后输出的零脉冲信号(zero_pulse)同时输入到所述与门、首零辨认逻辑装置和延迟寄存器中，经延迟寄存器延迟一个时间单位后的零脉冲延迟信号(zp_dly)也输入到该首零辨认装置中；所述有效指示信号(valid)也同时输入到所述与门、首零辨认逻辑装置和延迟寄存器中，经延迟寄存器延迟一个时间单位后的有效指示延迟信号(valid_dly)也输入到该首零辨认装置中；所述该首零辨认装置根据输入的零脉冲信号(zero_pulse)、零脉冲延迟信号(zp_dly)、有效指示信号(valid)、有效指示延迟信号(valid_dly)输出一个首零脉冲检测信号(zp_first)，该信号保证在多项式信号(interated)最高位长连零出现时打开所述与门。
2.如权利要求1所述的一种求幂装置，其特征是所述首零辨认装置根据输入的零脉冲信号(zero_pulse)、零脉冲延迟信号(zp_dly)、有效指示信号(valid)和有效指示延迟信号(valid_dly)输出一个首零脉冲检测信号(zp_first)的逻辑如下在有效指示信号(valid)的上升沿且零脉冲信号(zero_pulse)等于0时，或者零脉冲信号(zero_pulse)下降沿且有效指示信号(valid)等于1时，首零脉冲检测信号(zp_first)从1转变为0；在有效指示信号(valid)的下降沿时，首零脉冲检测信号(zp_first)从0转变为1。
3.一种纠错译码装置，包括一个欧几里德迭代装置，在所述迭代装置中包含一个求幂装置，所述求幂装置包括一个首零检测装置，以便根据有效指示信号(valid)对迭代后的多项式信号(interated)进行最高位长连零的检测，所述首零检测装置包括一个零比较器、至少两个延时寄存装置，其特征是所述首零检测装置还包括一个首零辨认逻辑装置和一个与门；所述多项式信号(interated)经零比较器后输出的零脉冲信号(zero_pulse)同时输入到所述与门、首零辨认逻辑装置和延迟寄存器中，经延迟寄存器延迟一个时间单位后的零脉冲延迟信号(zp_dly)也输入到该首零辨认装置中；所述有效指示信号(valid)也同时输入到所述与门、首零辨认逻辑装置和延迟寄存器中，经延迟寄存器延迟一个时间单位后的有效指示延迟信号(valid_dly)也输入到该首零辨认装置中；所述该首零辨认装置根据输入的零脉冲信号(zero_pulse)、零脉冲延迟信号(zp_dly)、有效指示信号(valid)、有效指示延迟信号(valid_dly)输出一个首零脉冲检测信号(zp_first)，该信号保证在多项式信号(interated)最高位长连零出现时打开所述与门。
4.如权利要求3所述的纠错译码装置，其特征是所述首零辨认装置根据输入的零脉冲信号(zero_pulse)、零脉冲延迟信号(zp_dly)、有效指示信号(valid)和有效指示延迟信号(valid_dly)输出一个首零脉冲检测信号(zp_first)的逻辑如下在有效指示信号(valid)的上升沿且零脉冲信号(zero_pulse)等于0时，或者零脉冲信号(zero_pulse)下降沿且有效指示信号(valid)等于1时，首零脉冲检测信号(zp_first)从1转变为0；在有效指示信号(valid)的下降沿时，首零脉冲检测信号(zp_first)从0转变为1。
全文摘要
本发明公开一种求幂装置及包含该装置的纠错译码装置，所述求幂装置包括一个首零检测装置，以便根据有效指示信号对迭代后的多项式信号进行最高位长连零的检测，所述首零检测装置包括一个零比较器、至少两个延时寄存装置，其特征是所述多项式信号和有效指示信号输入一个与门，并且增加了一个首零辨认逻辑装置，它可以根据输入信号生成并输出一个首零脉冲检测信号，该信号保证该与门的输出信号就是检测的结果信号。由于与门是一个并行的同层次逻辑，其得出的输出信号就与输入信号同步而不是晚一拍，与现有技术相比，一次迭代将节约一个时钟周期，多次迭代效果更加明显大大缩短了该装置的延时。
文档编号H03M13/00GK1455517SQ0211606
公开日2003年11月12日 申请日期2002年5月1日 优先权日2002年5月1日
发明者张洪涛, 亢婕 申请人:华为技术有限公司