非易失性可编程晶体振荡器电路的制作方法

专利名称：非易失性可编程晶体振荡器电路的制作方法
技术领域：
本发明一般地涉及振荡器，更具体地说，涉及非易失性可编程晶体振荡器。
背景技术：
晶体振荡器或者说XO是一种电子器件，其利用压电材料的物理晶体的机械谐振来产生具有非常精确的频率的电信号。XO是一种尤其精确的电子振荡器，并且是最常见的时间或者频率信号源。XO的压电晶体一般包括合成(人造)石英，但是也可以由铷或陶瓷制成。XO的输出频率可以用来保持时间(用在石英表中)，或者用来稳定无线电发射器的频率，等等。由于压电晶体也可以被嵌入在集成电路中，所以XO也常常被用来向数字电路提供稳定的时钟。
XO中的压电晶体也被称作“定时晶体”或者“谐振器”。由于压电效应，在施加电压时，谐振器产生应变(扩张或收缩)。当施加的电压被反转时，应变也反转。施加上述电压使得谐振器产生振荡。
通过从谐振器取得电压信号，对该信号进行放大然后将其反馈回谐振器，来维持XO的振荡。定时晶体的扩张和收缩的速率就是谐振频率，并且该频率是对晶体进行的切割和晶体的大小的函数。XO的输出频率要么是谐振频率，要么是谐振频率的倍数，称为泛音频率。
XO是一种重要的器件，因为其能够具有极其窄的带宽，同时具有良好的滤波器形状因数(通频带/截止频带特性的形状)。在它们的工作频率处，XO可以产生非常窄的带宽，这种带宽是利用集总元件电感器(L)和电容器(C)不能获得的。品质因子(Q)是描述这种性能的一个参数。Q被定义为振荡周期所存储的能量与每个周期所丢失的能量的比。对于比如石英振荡器之类的XO，典型的Q范围从104到106。高稳定性石英振荡器的最大Q可以被估计出为Q＝1.6×107/f，其中f是以MHz为单位的谐振频率。
XO输出的短期稳定性受到环境改变的影响，环境改变例如是温度、湿度、压力和振动，所有这些都可以改变定时晶体的谐振频率。XO的长期稳定性主要受到晶体自身的老化的影响。
由于老化和诸如温度和振动之类的环境因素，即使是最好的XO，如果不不断进行调节，也很难保持在它们的标称频率的10-10范围内。
在本领域公知的是，可以根据对XO的频率输出进行控制的方法对XO进行分类。例如，XO可以被分类成压控晶体振荡器(VCXO)、温度补偿晶体振荡器(TCXO)、恒温(oven-controlled)晶体振荡器(OCXO)、温度补偿压控晶体振荡器(TCVCXO)、恒温压控晶体振荡器(OCVCXO)、或者微机补偿晶体振荡器(MCXO)。在美国专利No.6,563,390中，公开了一种数字补偿压控振荡器(VCXO)。该数字补偿VCXO可以利用调谐电路来调节，该调谐电路包括利用非易失性存储器实现的频率调谐阵列。
图1是示出了传统的晶体振荡器电路的一些组件的框图。振荡器电路100包括XO 101、锁相环(PLL)102和非易失性存储器(NVM)103。振荡器101、PLL 102和NVM 103的可能的内部布置方式数目众多，并且对于本领域技术人员来说是公知的。
在晶体振荡器电路100中，NVM 103接收作为输入的外部配置信号(CONFIG)。基于这些配置信号，NVM 103控制XO 101和PLL 102。XO 101产生参考频率FREF，参考频率FREF被输入到PLL 102。在公知的过程中，PLL 102将参考频率FREF乘以整数之比(ratio of integers)来达到所期望的输出频率FOUT。所述整数之比可以大于或小于1。
在传统的晶体振荡器电路(例如上述电路100)被实现在集成电路中时，PLL 102的分频器寄存器必须在金属掩膜处被编程。即，现有的只读存储器(ROM)技术(例如，修饰(trim)、测试时选择(select-at-test)或者金属掩膜选项(metal mask options))被执行来配置PLL 102。金属选项增加了产品的掩膜成本，而修饰技术可能仅在晶片分类时每个管芯被应用一次，导致管芯仅适用于一种特定的应用。
本发明的实施例对上述现有技术的这些和其他特征进行了改进。


下面将参考附图描述本发明的一些实施例，在附图中类似的标号指示类似的元件。
图1是示出了传统晶体振荡器电路的组件的框图。
图2是示出了根据本发明的一些实施例的晶体振荡器电路的组件的框图。
图3是示出了根据图2中示出的实施例的示例性晶片型芯片封装的管芯-焊盘图。
图4是示出了根据图2中示出的实施例的示例性可编程负载电容阵列的电路图。
图5是示出了根据本发明一些实施例的用于制造晶体振荡器电路的方法的流程图。
图6是更详细地示出了根据图5的实施例的用于制造晶体振荡器电路的方法的流程图。
具体实施例方式
根据本发明的实施例，诸如闪存之类的非易失性存储器被用来在单个管芯已被封装之后配置该管芯。因此，单个管芯可以支持许多应用，或者在给定的应用内可以进行优化。根据本发明的一些实施例，非易失性存储器可以通过编程接口，优选地通过双引脚编程接口访问，来使参数规格化，所述参数例如是封装寄生效应、晶体变动、输出分频、输出占空比、输出边沿速率、I/O配置和振荡器增益。根据本发明的一个实施例，XO电路配置包括非易失性存储器和孤立XO，其中XO电路配置不要求PLL来合成XO所产生的参考频率。
图2是示出了根据本发明一些实施例的晶体振荡器电路的组件的框图。
参考图2，振荡器电路200包括晶体振荡器201、分频器202、非易失性存储器203和输出缓冲器204。在本发明的一些实施例中，非易失性存储器203可以被实现为闪存。或者，非易失性存储器203可以被实现为电可擦除可编程只读存储器(EEPROM)、一次可编程(OTP)、铁电随机存取存储器(FRAM)或者奥弗辛斯基电效应统一存储器(Ovonic UnifiedMemory，OUM)。
振荡器电路200还包括多个外部电路连接，这些外部电路连接去往晶体振荡器201、分频器202、非易失性存储器203和输出缓冲器204中的一个或多个。在本发明的一些实施例中，这些外部电路连接可以实现为引脚，例如晶片型封装中的引脚。为了方便，这些外部电路连接在本说明书的剩余部分中也可以被称作引脚。
VDD引脚是一个这种外部连接。VDD引脚用来将电源电压VDD电耦合到振荡器电路200的组件。用于振荡器电路200的典型的电源电压VDD可以是例如2.7到3.6V。尽管未示出电源电压VDD到振荡器电路200的组件部分的个体内部连接，但是将认识到电源电压VDD可以在内部被提供给晶体振荡器电路的晶体振荡器201、分频器202、非易失性存储器203和输出缓冲器204中的一个或多个。类似地，VSS引脚也可以用来将公共电压或者地电压VSS电耦合到晶体振荡器201、分频器202、非易失性存储器203和输出缓冲器204中的一个或多个。
XIN和XOUT引脚分别被电连接到晶体振荡器201的输入节点XIN和输出节点。下面将更详细地说明，晶体振荡器201中包括的晶体具有可编程负载电容CL，该可编程负载电容CL可用输入调谐电容器和输出调谐电容器阵列实现。输入调谐电容器可以被共同连接到XIN引脚，而输出调谐电容器可以被共同连接到XOUT引脚。
OUT/SCL引脚被电连接到输出缓冲器204的输出。取决于振荡器电路200工作的模式，振荡器电路可以向OUT(SCL)引脚提供从晶体振荡器201的参考频率FREF导出的时钟输出。或者，振荡器电路200可以向OUT(SCL)引脚提供串行时钟，该串行时钟可用于在测试模式期间对振荡器电路200的非易失性存储器203进行编程。由于OUT/SCL引脚可以根据振荡器电路200的工作模式被编程来传送不同的输出，所以OUT/SCL引脚可以被称作可编程引脚。
最后，PD#/OE引脚被电连接到可编程非易失性存储器203的输入。与OUT/SCL引脚类似，PD#/OE引脚也可以根据振荡器电路200的工作模式而被编程为具有不同的功能。因此，PD#/OE引脚也可以被称作可编程引脚。根据图2所示的实施例，PD#/OE引脚可以被用作掉电引脚(power-down pin)或者输出使能引脚。在掉电的情形中，被施加到PD#/OE引脚的信号可以使振荡器电路200以低于正常的功率水平工作。在输出使能情形中，施加到PD#/OE引脚的信号可以使振荡器电路200以正常方式工作。
另外，在本发明的一些实施例中，具有选出的频率和幅度的专门波形可以被施加到一个或多个引脚来发起对非易失性存储器203的编程。如上所述，可以利用任何类型的非易失性存储器来实现非易失性存储器203，例如闪存。
在本发明的一些实施例中，在振荡器电路200处于测试工作模式中时，PD#/OE引脚也可以用来将串行数据输入到非易失性存储器203以进行编程。
因此，如上所述，本发明的实施例在输入配置和测试方面提供了灵活性。此外，输出可以是可选择的，以相对于其他输出瞬时或者同步改变。
如图2所示，晶体振荡器响应于非易失性存储器203产生信号REF。参考信号REF的各个参数可以根据非易失性存储器203中存储的设置而被控制。例如，下面将更详细说明，参考信号REF的频率可以通过利用电容器调谐阵列对晶体振荡器201的负载电容CL进行调节而被精调或者拉动(pull)。利用非易失性存储器203可以控制的其他参数包括上升和下降时间以及输出转换速率。
因为非易失性存储器203可以利用任何类型的非易失性存储器(例如，闪存)来实现，所以本发明的实施例能够在封装后对输出频率进行编程。这与上述传统的晶体振荡器电路不同，传统的晶体振荡器电路在金属掩膜阶段被配置，使得其仅适用于一种应用。
其他实施例可以利用振荡器的引脚编程，其中在给定数目的输入引脚处的状态对部件进行编程。另一种替换方案是向该部件提供接口，接口允许在电源被施加到系统后该部件被配置。这些解决方案要求额外的引脚或组件来针对特定应用配置部件。
返回到图2，输入分频器202接收作为输入的参考信号REF。分频器202然后可以产生频率小于或者等于参考信号REF的频率的输出信号。在本发明的一些实施例中，分频器202可以提供多至五个除数，根据非易失性存储器203的设置特定的除数被选择，其中非易失性存储器203可以利用任何类型的非易失性存储器实现，例如闪存。例如，如果晶体振荡器201被配置来产生频率为48MHz的信号REF，则示例分频器202可以被快速编程来输出具有以下频率的信号48MHz(除以1)、24MHz(除以2)、12MHz(除以4)、6MHz(除以8)或者3MHz(除以16)。如本示例所用，除以2的幂仅被用于说明目的，替换实施例可以使用具有更多或者更少除数的分频器202，或者相互之间具有不同关系的除数。
在参考信号REF被分频器202修改后，分频器的输出被输出缓冲器204缓冲，然后缓冲器204的输出被电连接到OUT/SCL引脚。因此，在某些工作模式中，OUT/SCL引脚可以传送从由晶体振荡器201产生的参考信号REF导出的时钟频率信号。
图3是示出了根据图2所示实施例的示例性晶片型芯片封装的管芯-焊盘图。
如图3所示，芯片封装300具有六个接合焊盘301、302、303、304、305和306。这六个接合焊盘301-306中的每个对应于图2所示的六个引脚中的一个。因此，接合焊盘301对应于VDD引脚、接合焊盘302对应于XOUT引脚、接合焊盘303对应于XIN引脚、接合焊盘304对应于PD#/OE引脚、接合焊盘305对应于OUT引脚，并且接合焊盘306对应于VSS引脚。
芯片封装300由沿Y方向排列的相邻划线307和沿X方向排列的相邻划线308之间的区域限定。在示例性实施例中，芯片封装300在X方向上最大宽度Xmax可以是980μm，而芯片封装300在Y方向上的最大宽度Ymax可以为988μm。划线307的宽度Xsc可以为70μm，而划线380的宽度Ysc可以为86μm。
在本发明的示例性实施例中，接合焊盘301-306的尺寸是正方形的。例如，接合焊盘301-306可由85μm×85μm的正方形的开口限定，并且相邻接合焊盘之间具有175μm的最小焊盘间距。当然，本发明的替换实施例也可以具有与上述物理尺寸不同的物理尺寸的芯片封装。芯片封装300的典型厚度是约11mm。
此外，尽管上面参考图2和图3描述的实施例被示为仅有六个引脚/接合焊盘，但是应当清楚，本发明的其他实施例可以具有比上述更多的外部电路连接/引脚。
图4是示出了图2的晶体振荡器的一些组件的电路图，这些组件包括可编程负载电容阵列。可编程负载电容阵列包括输入级401和输出级402。尽管负载电容阵列被示作晶体振荡器201的一部分，但是应当清楚，物理上说，图4所示电路组件可以被置于芯片封装(例如，图3的芯片封装300)内的任何位置，受所施加的设计约束的支配。
如图4所示，晶体振荡器201包括在晶体振荡器的输入节点XIN和输出节点XOUT之间并联连接的晶体X、电阻器R和缓冲器B。可编程负载电容阵列的输入级401包括电容器Cxin和多个调谐电容器a7、a6、a5、a4、a3、a2、a1和a0。类似地，可编程负载电容阵列的输出级402包括电容器Cxout和多个调谐电容器b7、b6、…b1、b0。输入级401的调谐电容器a7-a0和电容器Cxin共同连接到输入节点XIN。类似地，输出级402的调谐电容器b7-b0和电容器Cxout共同连接到输出节点XOUT。如上面参考图2所述，输入节点XIN和输出节点XOUT分别被电连接到振荡器电路200的XIN引脚和XOUT引脚。
如每个调谐电容器a7-a0，b7-b0与参考电压之间的开关所示，输入级401的每个调谐电容器a7-a0和输出级402的每个调谐电容器b7-b0可被编程为电连接到参考电压或者与参考电压断连。这些开关的状态由非易失性存储器203的位A7-A0和B7-B0的状态确定，其中非易失性存储器203可用任何类型的非易失性存储器实现，例如闪存。即，用于个体调谐电容器a7-a0，b7-b0的开关根据非易失性存储器203中的相应的位A7-A0，B7-B0的值，可以被断开或闭合。
当调谐电容器a7-a0和b7-b0通过它们的相应的开关被连接到参考电压时，其个体电容对晶体振荡器201的总体负载电容CL作出贡献。相反，当调谐电容器a7-a0和b7-b0通过它们相应的开关与参考电压断连时，其个体电容不对晶体振荡器201的总体负载电容CL作出贡献。
通过对可用任何类型的非易失性存储器(例如闪存)实现的非易失性存储器203进行编程，晶体振荡器的调谐电容器a7-a0和b7-b0中的每个可以被有选择地设置为对负载电容CL作出贡献。这允许晶体振荡器201的负载电容CL被按需调节，以对由于短期稳定性效应和长期稳定性效应所导致的标称晶体频率的漂移作出补偿。
在所示实施例中，输入级401的电容器Cxin和输出级402的电容器Cout是不可调谐的。即，它们优选地总是连接到参考电压。电容器Cxin和Cxout的典型值是10pf。
在图4的可编程负载电容阵列中，优选使输入级401的调谐电容器a7-a0和输出级402的调谐电容器b7-b0匹配。就是说，输入级401的电容器a7优选与输出级402的电容器b7具有相同的值，输入级的电容器a6优选与输出级的电容器b6具有相同的值，等等。
但是，在本发明的其他实施例中，可能希望使用不与调谐电容器b7-b0匹配的调谐电容器a7-a0，来控制Xin或Xout处的振荡幅度，从而控制振荡的幅度。
下面的表1列出了输入级401的调谐电容器a7-a0和输出级402的调谐电容器b7-b0的有效电容的示例集合。利用表1中列出的有效电容值，可以在约5到10pF之间对晶体振荡器201的总体负载电容CL进行调节。输入级401和输出级402中的调谐电容器的数目和每个调谐电容器的值可以更大或者更小，这取决于晶体振荡器电路200的期望性能。
表1


参考图2和图4，晶体振荡器电路201中的晶体X可以包括任何传统已知的物质，例如，合成或天然石英、铷或陶瓷。在一个特定实施例中，可以使用具有可在10到48MHz之间调谐的标称频率(在基频模式中)的晶体。这种晶体的等效串联电阻(ESR)可能为约40Ω，并且晶体旁路电容C0和晶体动生电容C1可能分别为约5pF和2fF(千万亿分之一法)当然，取决于期望的晶体振荡器电路200的性能，也可以使用具有不同参数的其他晶体。
返回图2，如上所述，振荡器电路200的PD#/OE引脚和OUT/SCL引脚是可编程的。因此，PD#/OE引脚和OUT/SCL引脚一起形成双引脚编程接口。通过利用包括非易失性存储器203(例如闪存)和孤立晶体振荡器201的振荡器电路200实现这种双引脚编程接口，可以在管芯已被封装后针对不同的应用配置振荡器电路200。因此，单个管芯可以支持多种应用，或者可以在给定的应用内进行优化。如上所述，“孤立晶体振荡器”指本发明的实施例能够在不需要PLL的情况下合成由晶体振荡器201产生的参考频率的能力。
根据本发明的一些实施例，双引脚编程接口访问非易失性存储器并且重置该非易失性存储器中存储的位，以便使振荡器电路200的参数规格化，所述参数例如是封装寄生效应、晶体变动、输出分频器、输出占空比、输出边沿速率、I/O配置和振荡器增益。
图5是示出了根据本发明一些实施例用于制造晶体振荡器电路的方法500的流程图。
在过程510中，晶体振荡器(XO)、非易失性存储器(NVM)和分频器被封装在管芯中。XO、NVM和分频器形成振荡器电路的一部分，该振荡器电路优选不包括PLL。管芯优选是小尺寸表面安装型封装。
在过程520中，对振荡器电路的工作参数进行测试。工作参数可以包括振荡器电路的输出信号的频率、输出信号的上升时间、输出信号的下降时间或输出信号的转换速率。
在过程530中，通过利用双引脚接口对非易失性存储器进行编程来对振荡器电路的工作参数进行调节。取决于非易失性存储器中存储的位，振荡器电路的内部电连接可以被布置来调节期望的公共参数。例如，通过基于非易失性存储器中存储的位断开和/或闭合开关，XO中的可编程负载电容阵列的调谐电容器可以被重新配置以改变XO内的谐振器的总体负载电容CL。众所周知的是，负载电容CL的这种改变拉动由XO产生的参考信号的频率。
作为另一个示例，用来对参考信号的频率进行分频以产生输出信号的除数可以基于非易失性存储器中存储的其他位的状态来选择。类似地，其他工作参数也可以使用相同的技术来调节。
图6是更详细地示出了根据图5所示实施例用于制造晶体振荡器电路的方法600的流程图。
与图5的方法500类似。图6的方法600开始于过程600，在该过程中将晶体振荡器(XO)、非易失性存储器(NVM)和分频器封装在管芯封装中。XO、NVM和分频器形成振荡器电路的一部分，该振荡器电路优选不包括PLL。管芯优选是小尺寸表面安装型封装。
接下来，在过程620中，非易失性存储器的初始值可以被编程。优选地，非易失性存储器的初始值是利用上述双引脚编程接口来编程的。
根据本发明的一些实施例，初始值可以包括例如如上参考图4所述确定调谐电容器A7-A0和B7-B0是否被激活的位a7-a0和b7-b0的值。位A7-A0和B7-B0的初始值可以是10000000，利用上表1其指出可编程负载电容阵列的输入级401和输出级402都被设置为5pF。初始值还可以包括确定分频器202用哪个值来对由XO产生的参考频率进行分频的位的值。
对于一个具体的应用，可能希望振荡器电路在特定的温度下产生特定的频率。当在过程620中已设置了NVM的初始值后，包括振荡器电路的管芯可以被置于可以被调节到所期望的特定稳定的环境室中。
接下来，在过程630中，可以对在特定温度下由XO产生的输出信号的频率进行测量。由于晶体变动，频率可能稍高于或者稍低于期望的特定频率。在过程640中，进行比较来确定XO输出频率与所期望的特定频率是否足够接近。如果是，则在过程660中该方法结束。
但是，如果确定出XO输出频率与所期望的特定频率相差太远，则在过程650中，NVM中存储的初始值可以被重新编程为具有不同的值。优选地，利用上述双引脚编程接口对非易失性存储器的初始值进行重编程。
例如，位A7-A0和B7-B0的初始值可以被重编程为10000001。这种重编程使与电容器a0和b0相对应的开关闭合，对输入级401和输出级402二者都添加了.039pF的额外贡献。这进而使XO的总体负载电容改变，并且XO的频率输出被拉高或者拉低，以更接近地匹配所期望的特定频率。过程630、640和650可以被迭代重复许多次，直到XO所产生的参考信号的频率令人满意地接近所期望的特定频率为止。
本领域普通技术人员将认识到，这里所教导的概念可以以多种其他有利的方式针对特定应用调整。具体而言，本领域技术人员将认识到所示实施例仅是许多替换实现方式中的一种，在阅读了本公开之后将清楚这些替换实现方式。例如，尽管在上述方法中使用双引脚编程接口作为示例，但是应当意识到可以使用更多的引脚，仍未脱离所给出的创造性概念。
此外，所示出的在单个集成电路或功能块中实现的功能可以利用多个协作的电路或块实现，反之亦然。这种细小的改动仍被包括在本发明的实施例内，并且仍落入权利要求的范围。
如上所述，本发明可以以多种方式实施。下面是对本发明的一些实施例的示例性非限定性的描述。
根据本发明一些实施例，一种振荡器电路包括晶体振荡器，所述晶体振荡器被配置为产生具有参考频率的参考信号；分频器，所述分频器被配置为对所述参考信号进行分频来产生时钟输出；以及非易失性存储器，所述非易失性存储器被配置为调节所述晶体振荡器和所述分频器的参数。
根据本发明一些实施例，所述分频器可以不构成锁相环的一部分。
根据本发明一些实施例，所述振荡器电路还可以包括连接到所述时钟输出的缓冲器。
根据本发明一些实施例，所述非易失性存储器是可以是可通过外部接口编程的。
根据本发明一些实施例，所述外部接口可以包括双线接口。
根据本发明一些实施例，所述晶体振荡器包括由从下述群组中选出的一种构成的晶体，该群组包括石英、铷和陶瓷。
根据本发明一些实施例，所述晶体振荡器还包括可编程负载电容调谐阵列。
根据本发明一些其他实施例，一种器件包括晶体振荡器电路，所述晶体振荡器电路被配置为产生参考信号；分频器电路，所述分频器电路被配置为通过利用选出的分母对所述参考信号进行分频来产生输出信号；以及控制电路，所述控制电路被配置为通过对所述晶体振荡器电路和所述分频器电路中至少一个进行控制来修改所述输出信号。
根据本发明一些实施例，所述分频器电路不形成锁相环的一部分。
根据本发明一些实施例，所述控制电路包括非易失性存储器器件。
根据本发明一些实施例，所述非易失性存储器器件能够被编程来设置所述晶体振荡器电路的工作参数。
根据本发明一些实施例，所述非易失性存储器器件包括从下述群组中选出的一种，所述群组包括闪存器件、电可擦除可编程只读存储器(EEPROM)、一次可编程(OTP)、铁电随机存取存储器(FRAM)和奥弗辛斯基电效应统一存储器(OUM)。
根据本发明一些实施例，所述晶体振荡器电路包括可编程负载电容调谐阵列。
根据本发明一些实施例，所述晶体振荡器电路、所述控制电路和所述分频器电路被封装在晶片型管芯封装中。
根据本发明一些实施例，所述晶体振荡器电路包括由石英、铷或陶瓷构成的晶体。
根据本发明又一些实施例，一种方法包括将晶体振荡器、非易失性存储器和分频器封装在管芯中来形成振荡器电路；对所述振荡器电路的工作参数进行测试；以及通过利用外部接口对所述非易失性存储器进行编程来调节所述振荡器电路的工作参数。
根据本发明一些实施例，所述调节工作参数的步骤包括利用外部双线接口对所述非易失性存储器进行编程。
根据本发明一些实施例，所述对非易失性存储器进行编程的步骤包括通过设置所述非易失性存储器中的位来选择所述晶体振荡器的负载电容值，从而拉动来自所述晶体振荡器的参考信号的频率。
根据本发明一些实施例，所述对非易失性存储器进行编程的步骤包括设置所述非易失性存储器中的位来选择由所述分频器用来对来自所述晶体振荡器的参考信号进行分频的分母。
根据本发明一些实施例，所述对非易失性存储器进行编程的步骤包括设置所述非易失性存储器中的位来控制从下述群组中选出的至少一个，所述群组包括放大器增益、占空比和转换速率。
前述实施例都是示例性的。尽管说明书可能在若干处提及“一个”、“另一个”、或者“一些”实施例，但是这并不一定意味着每次都是指相同的(一个或多个)实施例，或者意味着该特征仅适用于单个实施例。
本领域技术人员将意识到，在不脱离本发明的原理和精神的情况下，可以对所描述的这些实施例作出改变，本发明的范围由所附权利要求书限定。
权利要求
1.一种振荡器电路，包括晶体振荡器，所述晶体振荡器被配置为产生具有参考频率的参考信号；分频器，所述分频器被配置为对所述参考信号进行分频来产生时钟输出；以及非易失性存储器，所述非易失性存储器被配置为调节所述晶体振荡器和所述分频器的参数。
2.如权利要求1所述的振荡器电路，其中，所述分频器不构成锁相环的一部分。
3.如权利要求1所述的振荡器电路，还包括连接到所述时钟输出的缓冲器。
4.如权利要求1所述的振荡器电路，其中，所述非易失性存储器是可通过外部接口编程的。
5.如权利要求4所述的振荡器电路，其中，所述外部接口包括双线接口。
6.如权利要求1所述的振荡器电路，其中，所述晶体振荡器包括由从下述群组中选出的一种构成的晶体，该群组包括石英、铷和陶瓷。
7.如权利要求6所述的振荡器电路，其中，所述晶体振荡器还包括可编程负载电容调谐阵列。
8.一种器件，包括晶体振荡器电路，所述晶体振荡器电路被配置为产生参考信号；分频器电路，所述分频器电路被配置为通过利用选出的分母对所述参考信号进行分频来产生输出信号；以及控制电路，所述控制电路被配置为通过对所述晶体振荡器电路和所述分频器电路中至少一个进行控制来修改所述输出信号。
9.如权利要求8所述的器件，其中，所述分频器电路不形成锁相环的一部分。
10.如权利要求8所述的器件，其中，所述控制电路包括非易失性存储器器件。
11.如权利要求10所述的器件，其中，所述非易失性存储器器件能够被编程来设置所述晶体振荡器电路的工作参数。
12.如权利要求10所述的器件，其中，所述非易失性存储器器件包括从下述群组中选出的一种，所述群组包括闪存器件、EEPROM、OTP、FRAM和OUM。
13.如权利要求8所述的器件，其中，所述晶体振荡器电路包括可编程负载电容调谐阵列。
14.如权利要求8所述的器件，其中，所述晶体振荡器电路、所述控制电路和所述分频器电路被封装在晶片型管芯封装中。
15.如权利要求8所述的器件，其中，所述晶体振荡器电路包括由石英、铷或陶瓷构成的晶体。
16.一种方法，包括将晶体振荡器、非易失性存储器和分频器封装在管芯中来形成振荡器电路；对所述振荡器电路的工作参数进行测试；以及通过利用外部接口对所述非易失性存储器进行编程来调节所述振荡器电路的工作参数。
17.如权利要求16所述的方法，其中，所述调节工作参数的步骤包括利用外部双线接口对所述非易失性存储器进行编程。
18.如权利要求17所述的方法，其中，所述对非易失性存储器进行编程的步骤包括通过设置所述非易失性存储器中的位来选择所述晶体振荡器的负载电容值，从而拉动来自所述晶体振荡器的参考信号的频率。
19.如权利要求17所述的方法，其中，所述对非易失性存储器进行编程的步骤包括设置所述非易失性存储器中的位来选择由所述分频器用来对来自所述晶体振荡器的参考信号进行分频的分母。
20.如权利要求17所述的方法，其中，所述对非易失性存储器进行编程的步骤包括设置所述非易失性存储器中的位来控制从下述群组中选出的至少一个，所述群组包括放大器增益、占空比和转换速率。
全文摘要
根据本发明的实施例，诸如闪存之类的非易失性存储器被用来在单个管芯已被封装之后配置该管芯。因此，单个管芯可以支持许多应用，或者在给定的应用内可以进行优化。根据本发明的实施例，非易失性存储器可以通过编程接口，优选地通过双引脚编程接口访问，来使参数规格化，所述参数例如是封装寄生效应、晶体变动、输出分频、输出占空比、输出边沿速率、I/O配置和振荡器增益。根据本发明的一个实施例，XO电路配置包括非易失性存储器和孤立XO，其中XO电路配置不要求PLL来合成XO所产生的参考频率。
文档编号H03B5/32GK101057392SQ200580032360
公开日2007年10月17日 申请日期2005年9月26日 优先权日2004年9月24日
发明者亚伦·布伦南, 马克·鲁格, 迈克·麦克米那迈 申请人:赛普拉斯半导体公司