专利名称：具有延迟调整电路的反相闸延迟线路的制作方法
技术领域：
本发明涉及一种具有延迟调整电路的反相闸延迟线路，特别涉及到一种用于决定在反相闸延迟线路所接收信号中时间延迟的装置与方法。
背景技术：
延迟组件是由像是反相器之类的不同逻辑功能所构成，用于将预设的延迟置入信号通路中。如果需要将复数个此类延迟单元用于平行数据传输，则此类单元将会受到个别单元间，例如温度、电源电压、制造过程、以及芯片上匹配不良的影响。像是反相闸延迟线路之类的延迟组件广泛地使用在各种数据传输系统中。上述延迟组件主要应用为以已知的时间间隔插入信号通路中，以增加延迟或修正信号形状、例如其工作循环与周期。所有延迟组件均利用经由晶体管的内蕴本质传输延迟。晶体管尺寸(宽度、长度)与操作条件(电容负载、温度、电压供应等)的调整，将会造成对信号延迟某种程度的控制。制造过程会造成在延迟组件中芯片-至-芯片的差异。
目前，在传统技术中，反相闸延迟线路通常使用在信号通路中置入预设的延迟。然而，此类反相闸延迟线路亦会受到个别闸之间温度、电源电压、制造过程、以及芯片上匹配不良的影响。换句话说，反相闸延迟线路的时间延迟会随着个别闸之间温度、电源电压、制造过程、以及芯片上匹配不良的影响而变化。
另外，延迟变化的额外且重大原因在于跨此芯片的热梯度，此芯片具有例如频率驱动器与总线驱动器的某些功能组件不均匀分布的功率消耗。当此功率消耗藉由改变驱动来源而随时间变化时，此热梯度会改变在数据信道间所想要的信号延迟。
因此，如何提供一种具有用于数据信道的改良式延迟机构，其可以决定在反相闸延迟线路所接收信号中的时间延迟，同时其对于个别反相闸之间的温度、电源电压、以及制造过程的影响并不敏感，成为亟待解决的问题。
发明内容
本发明所要解决的技术问题是提供一种具有延迟调整电路的反相闸延迟线路，其可以决定在此反相闸延迟线路所接收信号中的时间延迟，而其对于个别反相闸之间的温度、电源电压、以及制造过程的影响并不敏感。
为了实现上述技术问题，一方面，本发明提供一种数字电路，其包括一个反相闸延迟线路和一个延迟调整电路，其特征在于所述反相闸延迟线路包括用于接收一个序列数据的复数个串联连接的反相闸；所述延迟调整电路包括一个延迟选择器、一个编码器、一个正反器数组以及一个复制反相闸延迟线路；所述复制反相闸延迟线路包括复数个串联连接的反相闸，该复数个反相闸用于接收第一信号；所述正反器数组由复数个正反器组成，任一个正反器电性连接至该复制反相闸延迟线路的相对应反相闸，该复数个正反器用于储存二进制信息，其第一个正反器接收相对于所述第一信号具有时间延迟的第二信号；所述编码器电性连接至该复数个正反器，其根据储存在复数个正反器中的二进制信息，用以决定该反相闸延迟线路所需反相闸的数目；所述延迟选择器分别电性连接所述编码器以及反相闸延迟线路的复数个反相闸，其由所述反相闸延迟线路的反相闸而导致该序列数据的延迟，该反相闸延迟线路的反相闸的数目是由编码器的输出来决定。
所述复数个正反器是D-型正反器。
所述复制反相闸延迟线路的复数个反相闸是与反相闸延迟线路的复数个反相闸相同。
所述反相闸延迟线路所接收序列数据中的时间延迟对于个别反相闸间的温度、电源电压、或制造过程的影响不敏感。
所述第一信号是升缘信号与降缘信号之一。
所述第二信号是升缘信号与降缘信号之一。
另一方面，本发明提供了一种用于提供在数字电路中时间延迟的方法，依序包括以下步骤提供一个反相闸延迟线路，其包括用于接收序列数据的复数个串联连接的反相闸；提供一个复制反相闸延迟线路，其包括复数个串联连接的反相闸，该复数个反相闸被设计以接收第一信号；提供复数个正反器，其中该复数个正反器的第一个正反器接收第二信号、其具有相对于所述第一信号的时间延迟，且该复数个正反器用于储存由所述第一信号与第二信号产生的二进制信息；根据在所述复数个正反器中储存的二进制信息来决定所述反相闸延迟线路中所需的反相闸的数目；以及藉由该反相闸延迟线路的反相闸而导致所述序列数据的延迟，该反相闸延迟线路的反相闸的数目是由所述编码器的输出来决定。
所述复数个正反器是D-型正反器。
所述复制反相闸延迟线路的复数个反相闸是与所述反相闸延迟线路的复数个反相闸相同。
所述反相闸延迟线路所接收序列数据中的时间延迟对于个别反相闸间的温度、电源电压、或制造过程的影响不敏感。
所述第一信号是升缘信号与降缘信号之一。
所述第二信号是升缘信号与降缘信号之一。
由于采用了上述技术方案，其中复制反相闸延迟线路中的复数个反相闸接收第一信号，复数个正反器用于储存二进制信息，其第一个正反器接收相对于所述第一信号具有时间延迟的第二信号，编码器根据储存在复数个正反器中的二进制信息，用以决定该反相闸延迟线路所需反相闸的数目，由反相闸延迟线路的反相闸而导致该序列数据的延迟，反相闸延迟线路的反相闸的数目由编码器的输出来决定，因此，本发明具有对于个别反相闸之间的温度、电源电压、以及制造过程的影响不敏感的功能。
下面结合附图和具体实施方式
对本发明作进一步详细的说明。
图1为根据本发明具有延迟调整电路的反相闸延迟线路优先实施例的电路图。
图2为根据本发明上述优先实施例的具有升缘的信号PA与信号PB的波形图。
图中，反相闸延迟线路110，反相闸110-1～反相闸110-N，序列数据111，延迟序列数据1111～111N-1，延迟选择线120，延迟序列数据121，编码器130，信号131，正反器数组140，正反器140-1～140-N，复制反相闸延迟线路150，反相闸150-1～150-N，信号PA，延迟信号PA1～PAN-1，信号PB、时间期间T。
具体实施例方式
如图1所示，它是本发明具有延迟调整电路的反相闸延迟线路优先实施例的电路图。一种数字电路包括一个反相闸延迟线路110与一个延迟调整电路。延迟调整电路包括一个延迟选择器120、一个编码器130、由复数个D-型正反器(DFF)140-1至140-N组成的D-型正反器数组140、以及一个复制反相闸延迟线路150。复制反相闸延迟线路150具有与反相闸延迟线路110相同的电路结构，例如晶体管尺寸(宽度、长度)、与操作条件(电容负载、温度、电压供应等)。使用延迟调整电路以决定在反相闸延迟线路110所接收序列数据中的时间延迟，其对于个别反相闸的温度、电源电压、以及制造过程的影响并不敏感。
在本实施例中，反相闸延迟线路110包括复数个串联连接的反相闸110-1至110-N，其中N是根据需要而预设的自然数，并将根据具体实施方法而改变。反相闸延迟线路110的反相闸110-1接收序列数据111。反相闸110-1至110-N-1依次将其内容传输至下一个反相闸。也就是说，在各所施加的参考频率信号上(未图标)，将序列数据111传送至反相闸110-1，将延迟序列数据1111从反相闸110-1传送至反相闸110-2，将延迟序列数据1112从反相闸110-2传送至反相闸110-3，将延迟序列数据1113从反相闸110-3传送至反相闸110-4，…，将延迟序列数据111N-2从反相闸110-N-2传送至反相闸110-N-1，以及将延迟序列数据111N-1从反相闸110-N-1传送至反相闸110-N。换句话说，将序列数据111逐渐传送至下一个反相闸，以响应参考频率信号。反相闸110-1至110-N的各输出与延迟选择器120电性连接，且可以将其内容传送至延迟选择器120，以响应参考频率信号。延迟选择器120的输出是由编码器130的输出值所决定。这即是，响应于编码器130的输出值，延迟选择器120被下载反相闸110-1至110-N输出中的一个。复数个反相闸所延迟的序列数据111是由编码器130的输出值所决定。
复制反相闸延迟线路150包括复数个串联连接的反相闸150-1至150-N，其中N是根据需要而预设的自然数，且将取决于其执行而改变。复制反相闸延迟线路150具有与反相闸延迟线路110相同的电路结构，例如晶体管尺寸(宽度、长度)、与操作条件(电容负载、温度、电压供应等)。复制反相闸延迟线路150接收信号PA的前(或后)缘。各反相闸150-1至150-N将其内容传送至下一个反相闸。这即是，在所施加的参考频率信号上(未图标)，将信号PA传送至反相闸150-1，将延迟信号PA1从反相闸150-1传送至反相闸150-2，将延迟信号PA2从反相闸150-2传送至反相闸150-3，将延迟信号PA3从反相闸150-3传送至反相闸150-4，…，将延迟信号PAN-2从反相闸150-N-2传送至反相闸150-N-1，以及将延迟信号PAN-1从反相闸150-N-1传送至反相闸150-N。换句话说，将信号PA逐渐传送至下一个反相闸，以响应参考频率信号。反相闸150-1至150-N的各输出连接至各相对应D-型正反器(DFF)140-1至140-N。换句话说，反相闸150-1至150-N的输出值分别储存在相对应的D-型正反器(DFF)140-1至140-N之中以响应参考频率信号。
在反相闸150-1接收信号PA一段时间期间T之后，将信号PB传送至D-型正反器(DFF)140-1，其中，此信号PB具有相对于信号PA的时间延迟T，见图2。此时间延迟T与参考频率信号的周期成正比。例如，在反相闸150-1接收信号PA一段时间期间T后，将信号PB传送至D-型正反器(DFF)140-1。此D-型正反器(DFF)140-1储存二进制信息的一位，此D-型正反器(DFF)的基本功能为储存二进制信息的一位，即二进制1或0。假设在时间期间T，信号PA的升缘从反相闸150-1传送至反相闸150-4，即此时D-型正反器(DFF)140-4用于储存二进制信息1，其它D-型正反器(DFF)用于储存储存二进制信息0，其例外者为D-型正反器(DFF)140-1与140-4，其用于储存储存二进制信息1，以响应参考频率信号，因此，此储存于D-型正反器(DFF)中的二进制信息，可以被界定为“1001000000…00”。此外，D-型正反器(DFF)140-1至140-N的输出电性连接至编码器130。编码器130可以根据此D-型正反器中所储存的二进制信息，而计算在反相闸延迟线路110的所需反相闸的数目。在以上例中，反相闸延迟线路110的所需反相闸的数目为3个。因此，编码器130输出信号131至延迟选择器120，以选择反相闸延迟线路110所需反相闸的数目，用于将预设的延迟置入于信号通路中，反相闸延迟线路110具有所需的三个反相闸，以响应信号131。延迟选择器120将接收反相闸110-3的输出，且输出经最适化的延迟序列数据121。总之，本发明用于将在此信号通路中所置入预设的延迟最适化，其可以决定在此反相闸延迟线路所接收信号中的时间延迟，而其对于个别反相闸的温度、电源电压、以及制造过程的影响并不敏感。
由以上说明可知，其已完全且有效地达成本发明的目的。上述实施例的目的在于说明本发明的功能与结构原理，且可以将此实施例改变而不会偏离此原理。总之，本发明虽然列举了上述优选实施方式，但是应该说明，显然本领域的技术人员可以进行各种变化和改型。因此，除非这样的变化和改型偏离了本发明的范围，否则都应该包括在本发明的保护范围之内。
权利要求
1.一种数字电路，包括一个反相闸延迟线路(110)和一个延迟调整电路，其特征在于所述反相闸延迟线路(110)包括用于接收一个序列数据的复数个串联连接的反相闸；所述延迟调整电路包括一个延迟选择器(120)、一个编码器(130)、一个正反器数组(140)以及一个复制反相闸延迟线路(150)；所述复制反相闸延迟线路(150)包括复数个串联连接的反相闸，该复数个反相闸用于接收第一信号；所述正反器数组(140)由复数个正反器组成，任一个正反器电性连接至该复制反相闸延迟线路(150)的相对应反相闸，该复数个正反器用于储存二进制信息，其第一个正反器接收相对于所述第一信号具有时间延迟的第二信号；所述编码器(130)电性连接至该复数个正反器，其根据储存在复数个正反器中的二进制信息，用以决定该反相闸延迟线路(110)所需反相闸的数目；所述延迟选择器(120)分别电性连接所述编码器(130)以及反相闸延迟线路(110)的复数个反相闸，其由所述反相闸延迟线路(110)的反相闸而导致该序列数据的延迟，该反相闸延迟线路(110)的反相闸的数目是由编码器(130)的输出来决定。
2.按照权利要求1所述的数字电路，其特征在于所述复数个正反器是D-型正反器。
3.按照权利要求1所述的数字电路，其特征在于所述复制反相闸延迟线路(150)的复数个反相闸是与反相闸延迟线路(110)的复数个反相闸相同。
4.按照权利要求2所述的数字电路，其特征在于所述复制反相闸延迟线路(150)的复数个反相闸是与所述反相闸延迟线路(110)的复数个反相闸相同。
5.按照权利要求1所述的数字电路，其特征在于所述反相闸延迟线路(110)所接收序列数据中的时间延迟对于个别反相闸间的温度、电源电压、或制造过程的影响不敏感。
6.按照权利要求4所述的数字电路，其特征在于所述反相闸延迟线路(110)所接收序列数据中的时间延迟对于个别反相闸间的温度、电源电压、或制造过程的影响不敏感。
7.按照权利要求1所述的数字电路，其特征在于所述第一信号是升缘信号与降缘信号之一。
8.按照权利要求1所述的数字电路，其特征在于所述第二信号是升缘信号与降缘信号之一。
9.一种用于提供在数字电路中时间延迟的方法，依序包括以下步骤提供一个反相闸延迟线路(110)，其包括用于接收序列数据的复数个串联连接的反相闸；提供一个复制反相闸延迟线路(150)，其包括复数个串联连接的反相闸，该复数个反相闸被设计以接收第一信号；提供复数个正反器，其中该复数个正反器的第一个正反器接收第二信号、其具有相对于所述第一信号的时间延迟，且该复数个正反器用于储存由所述第一信号与第二信号产生的二进制信息；根据在所述复数个正反器中储存的二进制信息来决定所述反相闸延迟线路(110)中所需的反相闸的数目；以及藉由该反相闸延迟线路(110)的反相闸而导致所述序列数据的延迟，该反相闸延迟线路(110)的反相闸的数目是由所述编码器(130)的输出来决定。
10.按照权利要求9所述的方法，其特征在于所述复数个正反器是D-型正反器。
11.按照权利要求9所述的方法，其特征在于所述复制反相闸延迟线路(150)的复数个反相闸是与所述反相闸延迟线路(110)的复数个反相闸相同。
12.按照权利要求11所述的方法，其特征在于所述复制反相闸延迟线路(150)的复数个反相闸是与所述反相闸延迟线路(110)的复数个反相闸相同。
13.按照权利要求9所述的方法，其特征在于所述反相闸延迟线路(110)所接收序列数据中的时间延迟对于个别反相闸间的温度、电源电压、或制造过程的影响不敏感。
14.按照权利要求12所述的的方法，其特征在于所述反相闸延迟线路(110)所接收序列数据中的时间延迟对于个别反相闸间的温度、电源电压、或制造过程的影响不敏感。
15.按照权利要求9所述的方法，其特征在于所述第一信号是升缘信号与降缘信号之一。
16.按照权利要求9所述的方法，其特征在于所述第二信号是升缘信号与降缘信号之一。
全文摘要
本发明公开了一种具有延迟调整电路的反相闸延迟线路。一方面，数字电路，其反相闸延迟线路的复数个反相闸串接，复制反相闸延迟线路的复数个反相闸串接，任一正反器接复制反相闸延迟线路的相应反相闸，正反器用于储存二进制信息，编码器接复数个正反器，延迟选择器分别接编码器及反相闸延迟线路的复数个反相闸。另一方面，用于提供在数字电路中时间延迟的方法复制反相闸延迟线路的反相闸接收第一信号；第一个正反器接收第二信号，其具有相对第一信号的时间延迟，正反器储存第一信号与第二信号产生的二进制信息；由二进制信息来决定相关反相闸数目。本发明具有对于个别反相闸之间的温度、电源电压、以及制造过程的影响不敏感的功能。
文档编号H03K5/13GK101051829SQ20071008973
公开日2007年10月10日 申请日期2007年3月23日 优先权日2007年3月23日
发明者王惠民 申请人:奇景光电股份有限公司