专利名称：基于c的制作方法
技术领域：
本发明属于D触发器设计技术领域，特别涉及一种基于C2MOS和灵敏放大器结构的低功耗低时钟摆幅D触发器。具体的说，“低功耗低时钟摆幅D触发器”是采用低时钟信号摆幅驱动的低功耗高速触发器电路设计，是一种适用于低摆幅时钟信号网络技术的低功耗D触发器电路单元。
背景技术：
随着微电子CMOS工艺的发展，集成电路的规模和复杂性越来越大，单位面积上的功耗和散热问题日益受到重视。在大规模数字集成电路设计中，时钟网络的功耗占总功耗的比例越来越大。在2003年的一项研究表明，在当前的高性能处理器中，时钟分布网络子系统的动态功耗占系统整体动态功耗的40％(见文献David E.Duarte，N.Vijaykrishnan，and Mary Jane Irwin，‘A Clock Power Modelto Evaluate Impact of Architectural and Technology Optimizations-A Summary’IEEE CIRCUITS AND SYSTEMS MAGAZINE，THIRD QUARTER，p.36 THIRDQUARTER 2003)。时钟网络的功耗主要消耗在时钟树的缓冲器、时钟互连线和时序逻辑单元上。因此，通过降低时钟网络上的电压信号摆幅，可以降低时钟网络上消耗的能量。
如图1所示为触发器单元示意图，图中D为信号输入端，CK为时钟信号输入端，Q和QN为互补信号输出端。图2所示是传统的触发器电路结构，其广泛应用于数字电路标准单元设计库中。这里以UMC 0.18μm工艺数字标准单元库中上升沿触发的触发器单元DFFX1为一个例子说明(见文献UMC 180nm L180GIIProcess 1.8-Volt SAGE-XTMv1.0 Standard Cell Library Databook)。这种电路结构简单，但不适合低摆幅时钟网络系统，同时功耗和延时都大。
图3所示为另一个例子的触发器LS_IP_DCO。该电路采用双电源供电，其中时钟部分采用VDD/2电源供电。在降低功耗的同时采用MTCMOS工艺的晶体管以保证延时不增加(见文献Saihua Lin，et al.，“Vdd/2 clock swing D flip-flop byusing output feedback and MTCMOS，”Electronic Letters，20th July 2006 Vol.42 No.15)。但是其采用双电源和使用MTCMOS工艺提高了成本，虽然晶体管数目较少，但是其物理版图的面积却会增加。
发明内容
本发明的目的是提出一种基于C2MOS和灵敏放大器结构的低功耗低时钟摆幅D触发器，该触发器能够适用于低摆幅时钟网络电路系统；同时适用于通用的CMOS工艺，不增加成本；并且使用单一电源供电。
本发明的特征之一在于，该D触发器含有1)由堆叠PMOS晶体管、NMOS管组成的反相器，用于对低摆幅时钟信号CK进行反相，该反相器包括PMOS管MPV，该管的源极和衬底接电源VDD，而栅极和漏极接在一起；PMOS管MP1，该管的源极和所述MPV管的栅极、漏极接在一起，该管的衬底接电源VDD，该管的栅极接时钟信号CK，漏极标记为CKN；PMOS管MP2，该管的源极和所述MPV管的栅极、漏极接在一起，该管的衬底接电源VDD，该管的栅极接CKN，漏极标记为CKD；PMOS管MPE，该管的源极和所述MPV管的栅极、漏极接在一起，该管的衬底接电源VDD，该管的栅极接CKD，漏极标记为CKE；NMOS管(MN1)，该管的漏极和所述(MP1)管的漏极连接到节点CKN，该管的栅极接时钟信号CK，该管的源极和衬底都接地；NMOS管MN2，该管的漏极和所述MP2管的漏极连接到节点CKD，该管的栅极接CKN，该管的源极和衬底都接地；NMOS管MNE，该管的漏极和所述MPE管的漏极连接到节点CKE，该管的栅极接CKD，该管的源极和衬底都接地；2)包括钟控反相电路和反相电路的触发器主级电路，其中钟控反相电路包括PMOS管MP4，该管的源极和衬底都接电源VDD，栅极接数据输入信号D；PMOS管MP3，该管的源极和所述MP4管的漏极相接，该管的栅极接CKD，漏极标记为节点MX，衬底接电源VDD；NMOS管MN4，该管的漏极连接到节点MX，该管的栅极接CKE，衬底接地；NMOS管MN3，该管的漏极接所述MN4管的源极，栅极接数据输入信号D，源极和衬底接地；PMOS管MP6，该管的源极和衬底都接电源VDD；PMOS管MP5，该管的源极和所述MP6管的漏极相接，该管的栅极接CKE，漏极连接到节点MX，衬底接电源VDD；NMOS管MN6，该管的漏极连接到节点MX，该管的栅极接CKD，衬底接地；NMOS管MN5，该管的漏极接所述MN6管的源极，源极和衬底接地；反相电路，由反相器XI1构成，该反相器XI1的输入为节点MX，输出标记为节点MY，MY与所述MP6管、MN5管相接；3)触发器从级电路，包括两个首尾相接的反相器XI2和XI3，反相器XI2的输入标记为SY，输出标记为SX，即反相器XI3的输入为SX，输出为SY；NMOS管MN7，该MN7管的漏极接SY，该管的栅极接节点MX，衬底接地；NMOS管MN8，该MN8管的漏极接SX，该管的栅极接节点MY，源极与所述MN7管的源极相接，衬底接地；NMOS管MN9，该MN9管的漏极与所述MN7管、MN8管的源极相接，该管的栅极接时钟信号CK，该管的源极和衬底接地；反相器XI4，该反相器的输入是SX，输出是Q信号；反相器XI5，该反相器的输入是SY，输出是QN信号。
本发明的特征之二在于所述由堆叠PMOS晶体管、NMOS管组成的反相器，去除该反相器中的晶体管MPE和MNE，并把所述触发器主级电路的主级输入信号CKE替换为CKN，从而减少了晶体管数目，因此其总功耗比LST_C2MOS_SA小。
本发明的有益效果在于与传统的数字标准单元DFFX1和低时钟摆幅触发器LS_IP_DCO相比，本发明具有如下性能优势整个触发器采用单一电源供电，适用于通用CMOS工艺，可以采用低摆幅时钟信号驱动减少时钟网络的功耗。触发器消耗的功耗较小，在相同的测试条件下，延时功耗积降低9.94％，触发器的延时较小，比LS_IP_DCO平均漏电功耗降低了78.73％，比传统触发器全摆幅时钟信号驱动的延时性能好。本发明所提出的触发器非常适合作为数字电路标准单元，并应用在低功耗集成电路设计中。
图1为触发器单元示意图，D为信号输入端，CK为时钟信号输入端，Q和QN为互补信号输出端。
图2为UMC 0.18μm工艺标准单元库中互补输出的上升沿触发的触发器DFFX1的电路结构图。
图3为触发器LS_IP_DCO的电路结构图。
图4为本发明触发器LST_C2MOS_SA的电路结构图。
图5为图4的相似电路结构图。
具体实施例方式
本发明提出一种基于C2MOS和灵敏放大器结构的低功耗低时钟摆幅D触发器，该D触发器包括1)由堆叠PMOS晶体管、NMOS管组成的反相器，2)包括钟控反相电路和反相电路的触发器主级电路及3)触发器从级电路构成。该触发器能够适用于低摆幅时钟网络电路系统；同时适用于通用的CMOS工艺，不增加成本；并且使用单一电源供电。
图4所示为本发明提出的高性能低时钟信号摆幅主从型D触发器LST_C2MOS_SA的电路结构。时钟输入驱动采用叠放PMOS晶体管的反相器，其输出驱动触发器的主从级，保证的D触发器的正确性，同时又使LST_C2MOS_SA触发器可以在低时钟摆幅下工作，避免了采用另一个VDD/2电源供电。相比于传统触发器和LS_IP_DCO，此结构有较小的延时和较低的功耗，更适合于低功耗集成电路的设计。
图4中，MPV、MP1、MP2、MPE、MN1、MN2、MNE组成一个可以对低摆幅进行反相的反相器，MPV作为有源负载具有分压作用，使得节点LV的电压为VDD-VDS(MPV)，那么相当于MP1、MP2、MPE、MN1、MN2、MNE组成电源为LV的反相器。可以使得其在对低摆幅的CK反相时，泄漏功耗较小。因此电路实现了只用一个电源供电而实现低摆幅时钟信号驱动，避免了对电路提供两个电源和触发器单元电路物理实现的困难。
电路的工作原理在电源VDD为1.8V的情况下，当CK为低电平时，CKD为低电平，CKE的电压最高可为1.5V，同时MP5管存在衬偏效应，故能确保MP5管正确关断；若数据输入信号D为高电平，此时节点MX为低电平，MY为高电平。当时钟上升沿到来时，根据MX和MY的状态，MN7截止，MN8导通，使SX和SY分别被置为低电平和高电平，因此Q翻转为高电平，QN为低电平。D为低电平的情况与此类似。当CK为高电平时，CKD的电压最高可为1.36V，CKE为低电平，同时MP3管存在衬偏效应，故能确保MP3管正确关断；由此电路实现了上升沿触发的D触发器的功能。
相似电路结构去除图4中MPV、MP1、MP2、MPE、MN1、MN2、MNE组成一个可以对低摆幅进行反相的反相器的晶体管MPE和MNE；并把图4所示触发器的主级输入信号CKE替换为CKN。电路结构如图5所示。此结构的名称记为LS_C2MOS_SA-1，其特点是减少了晶体管数目。因此其总功耗比LST_C2MOS_SA小，但是由于CKN在高电平时电压最高为1.36V，故此结构的静态功耗在部分模式下较大。
本发明的必要技术特征是首先，电路在单一电源供电的情况下，可以采用低摆幅时钟信号驱动，有效地降低了时钟网络系统的功耗。其次，触发器电路内部节点的充放电较少，与传统触发器相比可降低25.44％的延时和5.79％的功耗。最后，电路采用主从型结构易于修改成下降沿触发器。
为了比较本发明所提出的LST_C2MOS_SA和LS_C2MOS_SA-1触发器相对于另两例触发器的性能特点，我们采用UMC 0.18μm工艺，使用电路仿真工具HSPICE对几种电路结构进行了仿真比较。
表1所示为四种触发器的晶体管数目、晶体管宽度总和及动态功耗比较。其中LS_IP_DCO的数据引自文献。供电电源VDD为1.8V，电路动态功耗仿真中时钟信号输入CK为100MHz(DFFX1的摆幅0V-1.8V，其余电路的摆幅0V-0.9V)，50％占空比，上升时间和下降时间均为100ps。数据信号输入D为50MHz，50％占空比，上升时间和下降时间均为100ps。输出端接20fF电容负载。
表1
从表1可以得出，与DFFX1相比，LST_C2MOS_SA的延时功耗积降低了29.75％；LS_C2MOS_SA-1的延时功耗积降低了34.77％。与LS_IP_DCO相比，LST_C2MOS_SA的延时功耗积降低了9.94％；LS_C2MOS_SA-1的延时功耗积降低了16.38％。
表2是LST_C2MOS_SA和LS_IP_DCO的静态漏电功耗的比较。LST_C2MOS_SA的平均漏电功耗比LS_IP_DCO降低了78.73％。
表2
由上述数据的比较可以看出，本发明所述的触发器结构与传统的触发器相比，其可以用低摆幅时钟驱动，除了可以降低时钟网络的功耗外，此触发器结构本身在延时和功耗上均有较大的优势。与LS_IP_DCO相比，本发明的结构适用于通用CMOS工艺，且只需单一电源供电，并且有较好的延时功耗积。而且由于LS_IP_DCO使用的MTCMOS和输出反馈，故LST_C2MOS_SA的面积不会大于LS_IP_DCO。因此，本发明所述的触发器结构具有的这些性能优势使其很适合应用于低功耗的数字大规模集成电路设计中。
权利要求
1.一种基于C2MOS和灵敏放大器结构的低功耗低时钟摆幅D触发器，其特征在于，该D触发器包括1)由堆叠PMOS晶体管、NMOS管组成的反相器，用于对低摆幅时钟信号CK进行反相，该反相器包括PMOS管(MPV)，该管的源极和衬底接电源VDD，而栅极和漏极接在一起；PMOS管(MP1)，该管的源极和所述(MPV)管的栅极、漏极接在一起，该管的衬底接电源VDD，该管的栅极接时钟信号CK，漏极标记为CKN；PMOS管(MP2)，该管的源极和所述(MPV)管的栅极、漏极接在一起，该管的衬底接电源VDD，该管的栅极接CKN，漏极标记为CKD；PMOS管(MPE)，该管的源极和所述(MPV)管的栅极、漏极接在一起，该管的衬底接电源VDD，该管的栅极接CKD，漏极标记为CKE；NMOS管(MN1)，该管的漏极和所述(MP1)管的漏极连接到节点CKN，该管的栅极接时钟信号CK，该管的源极和衬底都接地；NMOS管(MN2)，该管的漏极和所述(MP2)管的漏极连接到节点CKD，该管的栅极接CKN，该管的源极和衬底都接地；NMOS管(MNE)，该管的漏极和所述(MPE)管的漏极连接到节点CKE，该管的栅极接CKD，该管的源极和衬底都接地；2)包括钟控反相电路和反相电路的触发器主级电路，其中钟控反相电路包括PMOS管(MP4)，该管的源极和衬底都接电源VDD，栅极接数据输入信号D；PMOS管(MP3)，该管的源极和所述(MP4)管的漏极相接，该管的栅极接CKD，漏极标记为节点MX，衬底接电源VDD；NMOS管(MN4)，该管的漏极连接到节点MX，该管的栅极接CKE，衬底接地；NMOS管(MN3)，该管的漏极接所述(MN4)管的源极，栅极接数据输入信号D，源极和衬底接地；PMOS管(MP6)，该管的源极和衬底都接电源VDD；PMOS管(MP5)，该管的源极和所述(MP6)管的漏极相接，该管的栅极接CKE，漏极连接到节点MX，衬底接电源VDD；NMOS管(MN6)，该管的漏极连接到节点MX，该管的栅极接CKD，衬底接地；NMOS管(MN5)，该管的漏极接所述(MN6)管的源极，源极和衬底接地；反相电路，由反相器(XI1)构成，该反相器(XI1)的输入为节点MX，输出标记为节点MY，MY与所述(MP6)管、(MN5)管相接；3)触发器从级电路，包括两个首尾相接的反相器(XI2)和(XI3)，反相器(XI2)的输入标记为SY，输出标记为SX，即反相器(XI3)的输入为SX，输出为SY；NMOS管(MN7)，该(MN7)管的漏极接SY，该管的栅极接节点MX，衬底接地；NMOS管(MN8)，该(MN8)管的漏极接SX，该管的栅极接节点MY，源极与所述(MN7)管的源极相接，衬底接地；NMOS管(MN9)，该(MN9)管的漏极与所述(MN7)管、(MN8)管的源极相接，该管的栅极接时钟信号CK，该管的源极和衬底接地；反相器(XI4)，该反相器的输入是SX，输出是Q信号；反相器(XI5)，该反相器的输入是SY，输出是QN信号。
2.根据权利要求1所述基于C2MOS和灵敏放大器结构的低时钟摆幅主从型D触发器，其特征在于，将所述D触发器的由堆叠PMOS晶体管、NMOS管组成反相器中的晶体管MPE和MNE去除，并把所述触发器主级电路的主级输入信号CKE替换为CKN，而成为该D触发器的相似电路结构，从而减少了晶体管数目，因此进一步降低了总功耗。
全文摘要
本发明公开了属于D触发器设计技术领域的基于C
文档编号H03K3/037GK101079613SQ200710119008
公开日2007年11月28日 申请日期2007年6月18日 优先权日2007年6月18日
发明者孙义和, 张建军 申请人:清华大学