脉冲信号延迟电路和led驱动电路的制作方法

专利名称：脉冲信号延迟电路和led驱动电路的制作方法
技术领域：
本发明涉及一种脉沖信号延迟电路，该脉冲信号延迟电路能够;波应
用在LED驱动电^各以及诸如此类的电路中并且通过复制具有预定延迟
时间的延迟的输入脉冲信号来产生延迟脉沖信号，本发明还涉及一种使
用所述脉沖信号延迟电路的LED驱动电路。
背景技术：
在使用DC/DC转换器技术的LED驱动电路以及诸如此类的电路 中，升压电路经由肖特基二极管对平滑电容器进行充电，并且恒定电压 值被设置。电流从升压电路及其平滑电容器被提供给与平滑电容器并联 连接的负载。近来，随着设备尺寸的减小，将陶瓷电容器作为平滑电容 器的使用增多了。在一些情况下，当施加电压时，由于电容器中所使用 的介电材料的压电现象所引起的振动，所以作为平滑电容器使用的、具 有相对较大电容的陶瓷电容器发出不正常的声音。根据现有技术，通过
与此同时，在诸如蜂窝电话之类的便携式装置中，用于显示器的背 光被转换为LED。特别是，对于下面的情况，即把用于具有上述升压电 路的LED驱动器的IC和使用陶资的平滑电容器组合在诸如蜂窝电话之 类的接近耳朵使用的装置中，上述的不正常的声音不能被忽视。特别是， 在蜂窝电话中，声音质量如此重要以至于防止所述装置发出不正常的声 音正在变得不可避免。针对该背景，正如在日本未经审查的专利公布 2006-114324中所公开的那样，已经提出了使得用于驱动LED电路的脉 宽调制信号(PWM信号)成为20kHz或更高来作为一种防止不正常的 声音的措施。
然而，如在所述日本未经审查的专利公布2006-114324中所公开的 用于将PWM信号的频率设置为高的方法出现以下问题。首先，PWM信 号的频率范围是受限的，因此，在设置频率过程中的自由度被降低，并 且在设计过程中的自由度被降低。其次，在驱动其中以阵列的形式通过 并联排列多个LED串联电路来排列LED的LED电路的情况下，其中在所述LED串联电i 各中多个LED以相同的方向串耳关连4妾，则所有的LED 串联电路以高的频率同时接通和关断，因此负载净皮突然改变，并且因此
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就是说，需要进一步的措施以防止在其中以阵列形式排列LED的LED
电路中发出不正常的声音。
现在将参考图8和图9来描述笫二个问题。图8示出LED电路60 以及用于提供电流以便驱动LED电路60中各个LED的升压电路70的 电if各配置的一个实例。通过并耳关连4^多个(n个)电^各单元64 ( 64!到 64n)来形成LED电路60,所述电路单元通过串联连接LED串联电路 62和驱动晶体管63而形成，在所述LED串l关电路62中多个LED61以 相同的方向串联连接。升压电路70是DC/DC转换器电路，其对经由线 圈71通过由N沟道型MOSFET构成的开关晶体管72和电阻器73的外 部电源电压Vcc所提供的输入电流进行转换，并且因此，提升电源电压 Vcc并利用提升后的电压经由肖特基势垒二极管74对平滑电容器75进 行充电以使电压平滑。开关晶体管72被接通和关断，此时开关控制电 路78监测到通过电阻器76和77对由平滑电容器75平滑过的输出电压 Vout进行分压而获得的电压，并且输出电压Vout被控制以使其具有期 望的电压值。在图8的电路配置的实例中，升压电路70的输出电压Vout 被提供给LED电路60中的每一个LED串联电路62的正极端。来自外 部的用于驱动LED电路60的脉宽调制信号(PWM信号)Sin作为输入 到所有栅极的栅极信号被提供给每个电路单元64中的驱动晶体管63的 栅极。
当将PWM信号Sin的频率设置为某一频率或更高频率(例如200Hz 或更高)时，亮度将达到适合于人眼的水平。所以，控制每个电路单元 64以使相同量的电流流过LED61,并且通过改变PWM信号Sin的占空 比来调整LED电路60的整体的亮度成为可能。
然而，当根据相同定时来控制每个电路单元64中的驱动晶体管63 以使其接通和关断时，根据用于接通和关断驱动晶体管63的开关定时， 流过每个电路单元64的LED驱动电流变化非常大，因此，如图9所示， 输出电压Vout波动大约几伏。参考图9来描述在开关时输出电压Vout 的所述波动。
当PWM信号Sin下降时，驱动晶体管63被关断。结果，每个LED串联电路62的电流供给被停止，升压电路70的电流负载被减小，并且 升压电路70的输出电压Vout被增加到设定电压或更高。另外，LED电 路60 —側上的电流输出碎皮阻止，因此，对于升压电路70来说没有必要 向作为负载电路的LED电路60提供电流，并且当平滑电容器75的电压 返回到设定值时，升压电路70停止工作。
接下来，当PWM信号Sin上升时，驱动晶体管63;故接通，并且对 每个LED串联电路62的电流供给突然开始，因此升压电路70中的电流 负栽变得较重。结果，响应于电流负载的突然增加，从平滑电容器75 提供电流，因此平滑电容器75的输出电压Vout降低。随着输出电压 Vout的降低，升压电路70开始升压操作，并且在升压操作开始之前平 滑电容器75的电压降低。在升压电路70开始升压操作之后，控制升压 操作以将平滑电容器75的电压恢复到设定值，并且因此恢复设定值。
然而，由于平滑电容器75的压电现象，所以在PWM信号Sin上升 和下降时输出电压Vout的突然波动产生振动，从而引起不必要的声音。
在此可以考虑对输出电压Vout的突然波动的幅度进行限制，以便 防止平滑电容器75振动。作为该情况的一种措施，可以考虑通过移位 驱动时间以利用时间差来驱动多个电路单元64中的驱动晶体管63。如 图10所示，例如，直接将PWM信号Sin输入到一个电路单元64!的驱 动晶体管63的栅极并且对信号Sd2到Sdn进行延迟，所述信号Sd2到Sdn 是通过使用与(n-l)个其他电路单元642到64n数量相同的延迟电路79 (例如反相器列电路)依次延迟PWM信号Sin而获得的，因此，可以考 虑分别将上述信号输入到电路单元642到64n的各驱动晶体管63的栅极。
然而，该措施会出现以下问题。也就是，用于延迟电路79中的输 入脉冲信号的上升沿延迟时间不一定等于下降沿延迟时间，因此，每当
PWM信号通过延迟电路79时，PWM信号Sin的占空比就会改变。结 果，电路单元64之间的亮度变得不一致，这导致LED电路60的整体中 的闪烁。

发明内容
本发明是考虑到上述问题而被作出的，并且本发明的第一目的是提 供一种脉沖信号延迟电路，该电路能够在保持占空比的同时将输入脉沖
信号精确地延迟一个恒定延迟时间，从而能够以精确的时间差来驱动
7LED电路。另外，本发明的第二目的是提供一种LED驱动电路，该电 路能够在不限制对用于驱动LED的PWM信号的频率进行设置的自由度 的情况下防止亮度的不一致、闪烁、以及从电容器发出声骨的同时,马区 动LED电^各。
为了实现第一目的，根据本发明的脉冲信号延迟电路被表征为第一 特征，其包括笫一脉冲沿延迟电路，用于产生第一延迟定时信号以便 依次输出第一沿检测延迟定时，该第一沿检测延迟定时是通过检测输入 脉沖信号的上升沿并且在输入脉冲信号的 一 个周期内以预置的延迟时
间和预定的次数来延迟上升沿的检测定时而获得的；第二脉冲沿延迟电 路，用于产生第二延迟定时信号以便依次输出第二沿检测延迟定时，该 第二沿检测延迟定时是通过检测输入脉沖信号的下降沿并且在输入脉 冲信号的 一个周期内以所述延迟时间和所述预定的次数来延迟下降沿 的检测定时而获得的；以及延迟脉沖信号产生电路，用于从被延迟相同 次数的第一沿检测延迟定时和第二沿检测延迟定时的每种组合的第一 延迟定时信号和第二延迟定时信号中产生数量与延迟的预定次数相同 的延迟脉沖信号，以及用于输出所产生的延迟脉冲信号，该延迟脉沖信 号根据第 一沿检测延迟定时而上升，并且根据第二沿检测延迟定时而下 降。
在根据第 一特征的脉沖信号延迟电路中，由第 一脉冲沿延迟电路所 产生的第一沿检测延迟定时通过以恒定的延迟时间和预定的次数来延 迟输入脉沖信号的上升沿的检测定时而获得，并且由第二脉冲沿延迟电 路所产生的第二沿检测延迟定时通过以与第一沿检测延迟定时的延迟
测定时^获得，因此，第M个延迟脉沖信号与第N个延i脉沖信号具有 上升沿和下降沿之间的相同脉沖宽度，并且因此在所有的延迟脉沖信号 中能够维持相等的占空比，其中该第M个延迟脉沖信号根据通过由延迟 脉沖信号产生电路产生的M(M是自然数)次延迟而获得的第一沿检测 延迟定时而上升，并且根据通过M次延迟而获得的第二沿检测延迟定时 而下降，该第N个延迟脉冲信号根据通过N (N是不同于M的自然数)次 延迟而获得的第一沿检测延迟定时上升，并且根据通过N次延迟而获得 的第二沿检测延迟定时而下降。另外，能够使得前后两个延迟脉冲信号
之间的延迟时间相等。结果，能够提供这样一种脉冲信号延迟电路，该脉沖信号延迟电路能够以精确的时间差来驱动LED电路，并且能够在维 持占空比的同时将输入脉沖信号精确地延迟一个恒定延迟时间。
此外，才艮据第一特征的脉沖信号延迟电路的第二特征在于第一脉 '沖沿延迟电路包括第 一计数器，在检测到上升沿之后该第 一计数器利用 系统时钟的时钟周期而开始计数操作，该第一脉冲沿延迟电路利用作为 单位时间的 一个系统时钟周期来接受作为多个位的延迟计数器值的延 迟时间，每当该第一计数器的计数器值与延迟计数器值一致时，该第一 脉沖沿延迟电路就产生第一沿才企测延迟定时，与此同时，复位该第一计 数器的计数操作并以预定的次数来重复计数操作，以及第二脉沖沿延迟 电路包括第二计数器，在检测到下降沿之后该第二计数器利用系统时钟 的时钟周期而开始计数操作，该第二脉沖沿延迟电路接受作为延迟计数 器值的延迟时间，每当该第二计数器的计数器值与延迟计数器值一致 时，该第二脉沖沿延迟电路就产生第二沿检测延迟定时，与此同时，复 位第二计数器的计数操作并以预定的次数来重复计数操作。
在根据第二特征的脉沖信号延迟电路中，能够使用计数器电路来实 施第一脉冲沿延迟电路和第二脉沖沿延迟电路。因此，仅通过改变延迟 计数器值的简单操作就能够容易地实现延迟时间的设定和改变。
另外，根据第二特征的脉沖信号延迟电路具有如下的配置第一脉 冲沿延迟电路和第二脉冲沿延迟电路彼此分离并且分别依次输出第一 和第二沿检测延迟定时，其中所述第一和第二沿检测延迟定时是通过以 预置的延迟时间At和预定的次数(n)来延迟各自的沿检测定时而获得 的，因此，与下面的电路配置相比，上述电路规模可以被减小在该电 路配置中提供计数器电路以便以与延迟的预定次数(n)相同的数量的 模式用于每个延迟脉沖信号，从而单独延迟原始输入脉冲信号。
此外，根据第二特征的脉沖信号延迟电路的第三特征在于第一脉 沖沿延迟电路包括第三计数器，该第三计数器用于每当第一计数器的计 数器值与延迟计数器值一致时就进行计数，其中在第三计数器的计数器 值改变时的定时是第一沿检测延迟定时，并且第三计数器的计数器输出 被作为第 一延迟定时信号来输出，以及第二脉沖沿延迟电路包括第四计 数器，该第四计数器用于每当第二计数器的计数器值与延迟计数器值一 致时就进行计数，其中在第四计数器的计数器值改变时的定时是第二沿 检测延迟定时，并且第四计数器的计数器输出被作为第二延迟定时信号来输出。
在根据第三特征的脉冲信号延迟电路中，第三计数器的计数器值根 据其而改变的定时变成第一沿检测延迟定时，并且第四计数器的计数器 值根据其而改变的定时变成第二沿检测延迟定时，因此，第一和第二沿 检测延迟定时产生的次数(也就是，之前产生了多少次定时)被分别识 别为第三和笫四计数器的计数器值，因此，获取通过在延迟脉冲信号产 生电路中相同次数的延迟而获得的第一和第二沿检测延迟定时变得容 易，该延迟脉沖信号产生电路用于通过使用第一和第二沿检测延迟定时 来产生延迟脉冲信号。
此外，根据第三特征的脉沖信号延迟电路的第四特征在于该延迟
脉冲信号产生电路包括多个延迟脉冲信号产生单元，所述延迟脉沖信号 产生单元的数量与延迟的预定次数相同，每一个所述延迟脉冲信号产生 单元产生一个延迟脉冲信号，并且每一个所述延迟脉沖信号产生单元包 括与从l到延迟的预定次数的自然数分别对应的各个计数器值，还包括 触发器，当第三计数器的计数器值与所述各个计数器值中的一个计数器 值一致时置位该触发器，并且当第四计数器的计数器与所述各个计数器 中的 一 个计数器值 一 致时复位该触发器，以及输出该触发器的输出以作 为与所述各个计数器值中的 一个计数器值相对应的 一个延迟脉沖信号。 在根据第四特征的脉沖信号延迟电路中，根据第三特征的脉沖信号
延迟电路中的第一延迟定时信号和第二延迟定时信号被识别，并且能够 产生与延迟的预定次数相同数量的延迟脉沖信号的延迟脉冲信号产生 电路能够被具体地实施。
此外，根据第二至第四特征的脉沖信号延迟电路的第五特征在于其
还包括用于产生延迟计数器值并且至少在第一脉冲沿延迟电路和第二 脉沖沿延迟电路的操作期间保持该延迟计数器值的延迟计数器值产生 电路。
在根据第五特征的脉冲信号延迟电路中，成为可能的是通过提供延 迟计数器值产生电路来减小外部装置的系统负载，而不是在由诸如微处 理器之类的外部装置来设置延迟计数器值的情况下外部装置的系统规 模的增大。
此外，根据第五特征的脉冲信号延迟电路的第六特征在于该延迟 计数器值产生电路包括利用系统时钟的时钟周期来执行计数操作的第
10五计数器和利用与系统时钟的时钟周期不同的时钟周期来执行计数操 作的第六计数器，其中在上电复位被解除之后，第六计数器利用所述不
同的时钟周期开始计数操作；当第五计数器的计数器值变为预定值时， 第六计数器停止计数操作；并且第六计数器将计数操作被停止时的计数 器值保持作为在上电时的延迟计数器值。
在根据笫六特征的脉沖信号延迟电路中，能够实施这样的延迟计数 器值产生电路，其能够通过调整第六计数器的时钟周期来设置延迟计数 器值。
为了实现第二目的，根据本发明的LED驱动电路是一种用于驱动 LED电路的LED驱动电路，在所述LED电路中，多个电路单元被并联连 接，并且每个电路单元的一端被连接到预定的驱动电压，在所述电路单 元中，以相同的方向串联连接多个LED的LED串联电路与用于驱动LED 串联电路的驱动晶体管被串联连接，所述LED驱动电路的特征在于包括 根据上述任何一个特征的脉冲信号延迟电路，其中所述脉冲信号延迟电 路中的第 一 脉冲沿延迟电路和第二脉冲沿延迟电路接受用于驱动和控 制LED电路的脉冲宽度调制信号以作为输入脉冲信号，从该脉冲信号延 迟电路中的延迟脉沖信号产生电路中输出的延迟脉沖信号被分别输入 到LED电路中各电路单元的驱动晶体管的栅极，该延迟脉冲信号的数量 与延迟的预定次数相同，并且该脉冲信号延迟电路中延迟的预定次数被 设置为与LED电路中电路单元的数量相同的数量或者比电路单元的数 量小1的数量。
在根据以上所述特征的LED驱动电路中，从根据上述任何一个特征 的脉冲信号延迟电路中的延迟脉冲信号产生电路输出的延迟脉沖信号
被单独地输入到LED电路中的每个电路单元的驱动晶体管的栅极，以便 能够利用时间差来驱动LED电路，其中该延迟脉冲信号的数量与延迟的 预定次数相同。结果，提供这样一种LED驱动电路成为可能，所述LED 驱动电路能够在不限制对用于驱动LED的PWM信号的频率进行设置的 自由度的情况下，通过防止亮度的不一致、闪烁以及从电容器发出声音 来驱动LED电路。


图1是示出根据本发明一个实施例的脉沖信号延迟电路的电路配置的逻辑电路框图2是示出图1所示的脉冲信号延迟电路中上升沿检测电路和下降 沿检测电路的电路配置的 一 个实例的逻辑电路框图3是示出与图1所示的脉冲信号延迟电路中第一脉冲沿延迟电路 的操作相关的各种类型的输入和内部节点的信号波形的时序图4是示出与图1所示的脉沖信号延迟电路中第一脉冲沿延迟电路 和延迟脉沖信号产生电路的操作相关的各种类型的输入和内部节点的 信号波形的时序图5是示出在根据本发明的LED驱动电路被应用于利用时间差来 驱动LED电路的情况下系统配置的一个实例的电路框图6是示出在根据本发明的LED驱动电路中利用时间差来驱动
图7是示出在根据本发明的LED驱动电路被应用于利用时间差来 驱动LED电路的情况下系统配置的另一实例的电路框图8是示出其中LED电路由单个驱动信号来驱动的常规电路配置 的一个实例的电^各图9是示出图8所示的电路配置中升压电路的输出电压的波动的电 压波形图；以及
图IO是示出其中图8所示的LED电^^利用时间差来驱动的电^^配 置的另一个实例的电路图。
具体实施例方式
下面将参考附图来描述根据本发明各实施例的脉冲信号延迟电路 和LED驱动电^各。 第一实施例
图l是示出根据本发明第一实施例的脉沖信号延迟电路的电路配置 的逻辑电路框图。根据该实施例的脉冲信号延迟电路(在下文中简写为 "该延迟电路'，)由5个电路块部分来构成。具体而言，如图1所示， 该延迟电路l由以下5个电路块来配置第一脉沖沿延迟电路IO、笫二 脉沖沿延迟电路20、延迟脉沖信号产生电路30、延迟计数器值产生电 路40以及时钟产生电路50。
第一脉冲沿延迟电路IO检测作为输入脉冲信号的PWM信号Sin的上升沿，并且产生第一延迟定时信号Sdtl以便依次输出第一沿检测延迟 定时，所述第一沿检测延迟定时是通过在PWM信号Sin的一个周期内 以预置延迟时间At和预定次数来延迟上升沿的检测定时而获得的。通 过下述来具体地配置第一脉冲沿延迟电路10:上升沿检测电路ll、 SR 触发器12、第一计数器13、第一一致性检测电路14、第三计数器15、 双输入NAND (负逻辑积)电路16以及三个双输入OR (逻辑和)电路 17到19。上升沿检测电路11允许输入PWM信号Sin,并且当检测到 PWM信号Sin的上升沿时输出正脉沖，所述正脉沖在某一时间周期期 间转变为高电平。SR触发器12的置位输入端被连接到上升沿检测电路 11的输出，并且复位输入端被连接到OR电路17的输出。上电复位信 号Spor被输入到OR电路17的一个输入。NAND电路16的一个输入被 连接到系统时钟CLO,另一输入被连接到SR触发器12的非反相输出， 并且输出被连接到第一计数器13的递增输入端。OR电路17的一个输 入被连接到SR触发器12的反相输出，另一输入被连接到第——致性检 测电路14的输出，并且输出被连接到第一计数器13的复位端。第—— 致性检测电路14将表示延迟时间At的延迟计数器值DLC与第 一计数器 13的输出计数器值(第一计数器值)进行比较，并且在它们一致的情况 下输出具有系统时钟CL0的一个周期的宽度的正脉冲(第——致性检测 脉冲)。第三计数器15的输入被连接到第——致性检测电路14的递增 输入端，以便将输出计数器值(第三计数器值)作为第一延迟定时信号 Sdtl输出到延迟脉沖信号产生电路30。这里，第三计数器15中的第三 计数器值的变化定时作为第 一 沿检测延迟定时而被传送到延迟脉冲信 号产生电路30。这里，每个OR电路17或18的另一输入被连接到下面 描述的延迟脉冲信号产生电路30中的第(n+l)个第三一致性检测电路
32nw的输出。
第一计数器13的第一计数器值和延迟计数器值DLC具有相同的位 宽(m位)，并且根据下述的该延迟电路1的应用来设置该位宽。第三 计数器15中的第三计数器值的位宽(k位)被设置为最小值，这使得第 三计数器值的最大值2k为延迟的预定次数(n)或更大。
上电复位信号Spor是一种在上电复位周期期间变为高电平的信号， 并且解除上电复位，以便当上电复位信号Spor在输入上电复位信号Spor 的每个电路中从高电平转变为低电平时，开始相应的常规操作。第二脉冲沿延迟电路20检测作为输入脉冲信号的PWM信号Sin的 下降沿，并且产生第二延迟定时信号Sdt2以便依次输出第二沿检测延迟 定时，该第二沿检测延迟定时是通过以预置延迟时间At和预定次数(n) 来延迟下降沿的检测定时而获得的。通过下述来具体地配置第二脉沖沿 延迟电路20:下降沿检测电路21, SR触发器22,第二计数器23,第 二一致性检测电路24，第四计数器25,双输入NAND电路26以及三个 双输入OR电路27到29。如图1所示，除了用下降沿^r测电路21替换 上升沿检测电路11之外，第二脉冲沿延迟电路20的电路配置基本上与 第一脉冲沿延迟电路10的电路配置相同。当利用PWM信号Sin的输入 检测到PWM信号Sin的下降沿时，下降沿检测电路21输出正脉沖，所 述正脉冲在某一时间周期转变为高电平。SR触发器22的置位输入端被 连接到下降沿检测电路21的输出，并且复位输入端被连接到OR电路 27的输出。上电复位信号Spor被输入到OR电路27的一个输入。NAND 电路26的一个输入被连接到系统时钟CLO,另一输入被连接到SR触发 器22的非反相输出，并且输出被连接到第二计数器23的递增输入端。 OR电路27的一个输入被连接到SR触发器22的反相输出，另 一输入被 连接到第二一致性检测电路24的输出，并且输出被连接到第二计数器 23的复位端。第二一致性检测电路24将延迟计数器值DLC与第二计数 器23的输出计数器值(第二计数器值)进行比较，并且在它们一致的 情况下输出具有系统时钟CL0的一个周期的宽度的正脉冲(第二一致性 检测脉沖)。第四计数器25的输入被连接到第二一致性检测电路24的 递增输入端，以便将输出计数器值(第四计数器值)作为笫二延迟定时 信号Sdt2输出到延迟脉冲信号产生电路30。这里，笫四计数器25中的 第四计数器值的变化定时作为第二沿检测延迟定时被传送到延迟脉冲 信号产生电路30。这里，每个OR电路27或28的另一输入被连接到下 面描述的延迟脉冲信号产生电路30中的第(n+l)个第四一致性检测电 路33^的输出。
第二计数器23的第二计数器值和延迟计数器值DLC具有相同的位 宽(m位)，并且根据下述的该延迟电路1的应用来设置该位宽。第四 计数器25中第四计数器值的位宽(k位)被设置为最小值，这使得第四 计数器值的最大值2k以与第三计数器15中第三计数器值相同的方式成 为延迟的预定次数(n)或更大。可以配置第一脉冲沿延迟电路10中的上升沿检测电路11和第二脉
沖沿延迟电路20中的下降沿检测电路21,以便共享部分电路，并且例 如，如图2所示，提供共享延迟电路lla的电路配置是可能的。这里， 延迟电路lla可以使用诸如用于反相器的串联电路或RC延迟电路之类 的公知电路配置。
延迟脉冲信号产生电路30从一皮延迟相同次数的笫一沿检测延迟定 时和第二沿检测延迟定时的每种组合的第一延迟定时信号Sdtl和第二 延迟定时信号Sdt2中单独产生n个延迟脉冲信号Sdpl到Sdpn并输出这 些信号，所述n个延迟脉冲信号Sdpl到Sdpn根据第一沿检测延迟定时 而上升，并且根据第二沿检测延迟定时而下降。该延迟脉沖信号产生电 路30具体地由延迟脉沖信号产生单元31i (i = 1到n)来配置，该延迟脉 沖信号产生单元产生一个延迟脉冲信号Sdpi (i = 1到n)，并且其数量 与延迟的预定次数(n)相同。
通过下述来配置每个延迟脉沖信号产生单元31i:第三一致性检测 电路32i,其具有单独的计数器值NCi,该计数器值是对应于各自次序 (i)的二进制码，并且该第三一致性检测电路32i将作为第一延迟定时 信号Sdtl的第三计数器15中的第三计数器值与单独的计数器值NCi进 行比较，以便在这两个计数器值一致时的周期期间输出正脉沖；第四一 致性检测电路33i,其将作为笫二延迟定时信号Sdt2的第四计数器25 中的第四计数器值与单独的计数器值NCi进行比较，以便在这两个计数 器值一致时的周期期间输出正脉沖；OR电路34i,其中上电复位信号 Spor输入到该OR电路34i的一个输入，并且第四一致性检测电路33i 的输出被连接到其另一输入；以及SR触发器35i,其中第三一致性检测 电路32i的输出被连接到置位输入端，并且OR电路34i的输出被连接 到复位输入端。
除了各个延迟脉冲信号产生单元3110 = 1到n)之外，延迟脉冲信 号产生电路30还具有第(n+1 )个第三一致性检测电路32n+!和第(n+1 ) 个第四一致性检测电路33n+1。
延迟计数器值产生电路40产生延迟计数器值DLC,并且至少在笫 一脉沖沿延迟电路10和第二脉冲沿延迟电路20的操作期间保持所述延 迟计数器值DLC,并且与此同时，稳定地将该延迟计数器值输出到第一 脉冲沿延迟电路10和第二脉冲沿延迟电路20。产生的延迟计数器值
15DLC是二进制码，其通过在延迟计数器值产生电路40中利用作为时间 单位的系统时钟CL0的一个周期对延迟时间At进行量化而获得。通过 下述来配置延迟计数器值产生电路40:以系统时钟CLO的时钟周期来 操作计数的第五计数器41、以不同于系统时钟CLO的振荡周期的第二 时钟CL1的时钟周期来操作计数的第六计数器42、 SR锁存器电路43 和双输入NAND电路44。
系统时钟CLO被输入到第五计数器41的递增输入端，并且上电复 位信号Spor被输入到复位端。第五计数器41的计数器输出中的MSB 输出(最高位)被连接到SR锁存器电路43的置位输入端，并且上电复 位信号Spor被输入到SR锁存器电路43的复位输入端。SR锁存器电路 43的反相输出端被连接到NAND电路44的一个输入，并且第二时钟 CL1被输入到另 一输入。NAND电路44的输出被连接到第六计数器42 的递增输入端，以及上电复位信号Spor被输入到复位端，以便从其计数 操作停止的计数器的输出中输出延迟计数器值DLC。
在上述的电路配置中，第五计数器41在解除上电复位之后利用系 统时钟CL0的时钟周期来开始递增操作。在解除上电复位之后，NAND 电路44的一个输入立即处于高电平，因此，NAND电路44的输出操作 为具有第二时钟CL1的时钟周期的时钟，并且因此，第六计数器42也 以第二时钟CL1的时钟周期开始递增操作。当第五计数器41的MSB输 出从"0"转变到"1"时，SR锁存器电路43被设置以便SR锁存器电 路43的反相输出从'T'转变为"0"。结果，NAND电路44的输出停 止具有第二时钟CL1的时钟周期的时钟操作，因此，第六计数器42的 递增操作停止，并且将此时的计数器值作为延迟计数器值DLC保持在 第六计数器42中，然后从第六计数器42将其输出。在维持上电状态时 的周期(在系统复位之前的周期)期间，保持从第六计数器42输出的 延迟计数器值DLC,并且在下一次上电复位解除之后或者在系统复位解 除之后重复相同的操作。在第六计数器42开始和停止递增操作之前的 周期不是延迟时间At。
时钟产生电^各50由产生系统时钟CL0的系统时钟产生电^各51和产 生第二时钟CL1的第二时钟产生电路52来配置。在该实施例中，系统 时钟产生电路51和第二时钟产生电路52分别具备用于调整振荡频率的 外部电阻器53和54。对于系统时钟产生电路51和第二时钟产生电路52而言，能够采用各种类型的已知电路配置，因此，其电路配置的详细
描述在此^支省略，因为其不.是本发明的主要部分。
从延迟计数器值产生电路40中的第六计数器42输出的延迟计数器 值DLC通过系统时钟CL0和第二时钟CL1之间的频率差(或比率)来 确定，因此，相对于系统时钟CL0来调整第二时钟CL1的频率(或周 期)，因此，从外部来改变延迟计数器值DLC成为可能。在该实施例 中，将外部电阻器54的电阻值调整或设置到适当值，以便能够相对于 系统时钟CL0来调整第二时钟CL1的频率(或周期)。
尽管该实施例具有其中在该延迟电路1内提供延迟计数器值产生电 路40和时钟产生电路50的配置，但是在该延迟电路1内提供这些电路 40和50不是必要的，并且可以从诸如微处理器之类的外部装置向该延 迟电路1提供系统时钟CLO和延迟计数器值DLC。在从外部装置向该延 迟电路1提供延迟计数器值DLC的情况下，在系统搡作期间改变延迟 计数器值DLC是可能的，因此，这适合于其中必须进行这种改变的应 用。
接下来，参考图1、图3和图4来描述上电复位解除之后第一脉冲 沿延迟电路10、第二脉冲沿延迟电路20和延迟脉冲信号产生电3各30的 操作，第一脉沖沿延迟电路10是该延迟电路1的主要部分。图3是示 出与第一脉冲沿延迟电路10的操作相关的各种类型的输入和内部节点 的信号波形的时序图。图4是示出与第一脉沖沿延迟电路10和延迟脉 沖信号产生电路30的操作相关的各种类型的输入和内部节点的信号波 形的时序图。假定将作为输入脉沖信号的PWM信号Sin输入到处于这 样的状态的该延迟电路1,即保持延迟计数器值DLC并将其从第六计数 器42输出。
首先描述第一脉冲沿延迟电路10的电路操作。如下所述，在PWM 信号Sin之前一个周期的操作中，在完成前一操作之前，延迟信号脉冲 产生电路30的第(n+l)个第三一致性检测电路32n+1的输出在立即输 出正脉沖之后返回到低电平，因此，在输出正脉沖之后，解除上电复位 之后的OR电路17的输出变为低电平。也就是说，SR触发器12以复位 状态待机。如图3所示，当PWM信号Sin在该状态中上升时(时间tl )， 上升沿检测电路11输出上升沿检测脉沖PRED,以便设置SR触发器12， 以及作为SR触发器12的非反相输出的SR锁存器输出PsR在反相输出
17(未示出)变为低电平时转变到高电平。结果，第一计数器的复位被解
除，以便NAND电路16的输出PNAND输出系统时钟CL0的反相时钟， 并且第一计数器13开始递增操作。当第一计数器13的第一计数器值(图 3中的CA1到CAm )和延迟计数器值DLC ( m位) 一致时(时间t2 ), 第——致性检测电路14输出第——致性检测脉冲P1MATCH。当输出第一 一致性检测脉冲PlMATCH时，复位一次第一计数器13,随后根据系统时 钟CL0的反相时钟来重复递增操作。因此，如图4所示，第——致性检 测电路14重复地输出笫——致性才企测脉沖P1match,该第——致性;险测
脉沖PlMATCH的周期是从第一计数器13的递增操作开始到第一计数器
值与延迟计数器值DLC—致之间的延迟时间At。第——致性;险测脉冲
P1 match的输出定时对应于第 一 沿检测延迟定时。
第二脉冲沿延迟电路20具有与第 一脉冲沿延迟电路10相同的电路 配置，因此，如图4所示，第二一致性检测电路24重复地输出第二一 致性检测脉冲P2MATCH,该第二一致性检测脉沖P2match的周期是从第 二计数器23的递增操作开始到第二计数器值与延迟计数器值DLC —致
之 间的延迟时间At。第二一致性检测脉冲P2MATCH的输出定时对应于第
二检测延迟定时。
在PWM信号Sin之前或在解除上电复位之后的一个周期内的操作 完成之后，第三计数器15以与SR触发器12同样的方式以复位状态待 机。如图4所示，在该状态中，当周期为延迟时间At的第——致性检
测脉冲信号PlMATCH被输入到第三计数器15的递增输入端时，第三计数
器15每次为第三计数器值增一 (图4中的CB1到CBk)。
在PWM信号Sin之前或解除上电复位之后一个周期内的操作完成 之后，第二脉沖沿延迟电路20中的笫四计数器25也以与第一脉沖沿延 迟电路10中的第三计数器15相同的方式以复位状态待机。如图4所示，
在该状态中，当周期为延迟时间At的第二一致性检测脉冲信号P2MATCH
被输入到第四计数器25的递增输入端时，第四计数器25每次为第四计 数器值增一 (图4中的CD1到CDk )。
如图4所示，在延迟脉沖信号产生电路30中，根据第三计数器15 的第三计数器值(CBl到CBk)和第四计数器25的第四计数器值(CD 到CDk),每个延迟脉沖信号产生单元31i单独产生并输出延迟脉沖信 号Sdpl到Sdpn。具体而言，当第三计数器值(CB1到CBk)与其自己的计数器值NCi (i=l到n) —致时，每个延迟脉沖信号产生单元31i 升高延迟脉沖信号Sdpi的信号电平，并且当第四计数器值(CDl到CDk ) 与其自己的计数器值NCi—致时，每个延迟脉冲信号产生单元31i降低 延迟脉冲信号Sdpi的信号电平。结果，每个延迟脉沖信号产生单元31i 都输出n个延迟脉沖信号Sdpi到Sdpn中的每一个，所述n个延迟脉冲 信号Sdpi到Sdpn的上升沿和下降沿之间的脉冲宽度(Wp)彼此相等 并且^皮延迟相同的延迟时间At。
当第三计数器值(CB1到CBk)变为一个比第n个单独的计数器值 NCn大l的值(十进制中的(n+1))时，第(n+1 )个第三一致性检测 电路32nw输出第一复位脉沖P1RST,以使第一脉沖沿延迟电路10中的 SR触发器12和第三计数器15复位，并且响应于上述复位，第一计数 器13也被复位，因此，第一脉沖沿延迟电路10准备好;f企测下一周期中 PWM信号Sin的上升沿。当第四计数器值(CDl到CDk)变为一个比 第n个单独的计数器值NCn大1的值(十进制中的(n+l ))时，第(n+l ) 个第四一致性检测电路33n+!输出第二复位脉冲P2RST，以使第二脉冲沿 延迟电路20中的SR触发器22和第四计数器25复位，并且响应于上述 复位，第二计数器23也被复位，因此，第二脉沖沿延迟电路20准备好 -险测下一周期中PWM信号Sin的下降沿。
第二实施例
接下来描述根据本发明一个实施例的LED驱动电路。使用根据第 一实施例的该延迟电路1来配置根据本实施例的LED驱动电路(在下文 中简写为"该驱动电路")。因此，该电路配置与图1所示的该延迟电 路l的电路配置相同，并且通过以下五个电路块来配置第一脉沖沿延 迟电路10、第二脉冲沿延迟电路20、延迟脉沖信号产生电路30、延迟 计数器值产生电路40和时钟产生电路50。如图5所示，该驱动电路2 是一种用于驱动LED电路60的LED驱动电路，该LED电路60通过并 联连接多个(n个)电路单元64 (64!到64n)而被配置，所述电路单元 64是通过串联连接LED串联电路62和驱动晶体管63而获得的，所述 LED串联电路62是通过以相同的方向串联连接多个LED61而获得的， 因此，根据LED电路60的具体电路配置(电路单元64的数量等等)、 用于驱动的PWM信号Sin的特性以及系统时钟CLO的频率来确定第一 脉冲沿延迟电路10的第一计数器13的第一计数器值、第二脉冲沿延迟电路20的第二计数器23的第二计数器值以及延迟计数器值DCL的各 自位宽(m位)。另外，基于电路单元64的数量来确定第一脉冲延迟 电路10中第三计数器15的第三计数器值和第二脉沖沿延迟电路20中 第四计数器25的第四计数器值的各自位宽(k位)。在本实施例中，电 路单元64的数量和延迟的预定次数(n)被设置为相同的数。
LED电路60与图8所示的LED电路60相同，并且以图8的配置 相同的方式来配置，升压电路70的输出电压Vout (对应于驱动电压) 谬皮提供给LED电路60中各个LED串联电路62的正极端。升压电路70 是一种DC/DC转换器电路，其经由线圏71通过由N沟道型MOSFET 构成的开关晶体管72和电阻器73来转换从电源电压Vcc提供的输入电 流从而增大电源电压Vcc，并且利用增大的电压经由肖特基势垒二极管 74对平滑电容器75进行充电，以便平滑电压。控制开关晶体管72的接 通和关断，以便当开关控制电路78监测到通过经由电阻器76和77对 已由平滑电容器75平滑过的输出电压Vout进行分压而得到的电压时， 输出电压Vout变为期望的电压值。
当电路单元64的数量是6 (n=6)时，PWM信号Sin的频率处于从 200Hz到400Hz (周期是2.5ms到5.0ms)的范围内，并且系统时钟CLO 的频率处于200kHz到2MHz (周期是0.5jis到5|lis )的范围内，对于延 迟计数器值DLC以及诸如此类的值的各自位宽(m位)而言，有必要 具有这样一个值的位数，该值是通过PWM信号Sin的最大周期(5.0ms) 除以最高频率的系统时钟CLO的最小周期(0.5|iis)并且所得到的值进 一步除以电路单元64的数量(n=6)而获得的。因此，延迟计数器值 DLC以及诸如此类的值的各自位宽是11位。另外，第三计数器值和第 四计数器值的各自位宽(k位)为3位已经足够了。
因此，在上述实施例的情况下，延迟脉冲信号产生电路30输出六 个延迟脉冲信号Sdpl到Sdp6。各个延迟脉冲信号Sdpl到Sdp6^皮输入 到LED电路60中分别对应的电路单元64!到646。
图6示意性地示出在该驱动电路2中利用时间差来驱动LED电路 60的情况下从升压电路70输出的输出电压Vout如何波动的方式。
其他实施例
接下来描述该延迟电^各1和该驱动电路2的其他实施例。
(1 )在如图1所示的第一实施例中，尽管该延迟电路1通过以下五个电路块来配置第一脉沖沿延迟电^各10、第二脉冲沿延迟电路20、 延迟脉沖信号产生电路30、延迟计数器值产生电路40和时钟产生电路 50,但是各个电路IO、 20、 30、 40和50的电路配置不限于图1所具体 示出的电路配置。
例如，在不提供第三计数器15和第四计数器25的情况下，第一和 第二脉冲沿延迟电路10和20可以分别在第——致性检测电路14中输 出作为第一延迟定时信号Sdtl的第——致性检测脉冲P1match,以及在 第二一致性检测电路24中输出作为第二延迟定时信号Sdt2的第二一致 性检测脉冲P2MATCH。这里，在该情况下，有必要对延迟脉冲信号产生 电路30中各个延迟脉沖信号产生单元31i的电路配置进行改变，以使第 i个延迟脉冲信号产生单元31i具有这样的电路配置，即该电路配置能够 仅有选择地检测第——致性4全测脉沖P1match和第二一致性4全测脉冲 P2match的第i个正脉沖。例如，提供用于有选择地传输第——致性检测 脉冲P1match的第l个脉沖的传输门来代替第三一致性检测电路32i,以 便由经过该传输门的第i个脉沖来置位SR触发器351,与此同时，在该 第i个脉沖转变为低电平之后关断该传输门，并且SR触发器35i的置位 输入端电平被维持在低电平，从而接通在该配置的下一级中代替第三一 致性检测电路32i+l的传输门，以及以同样的方式，提供用于有选择地 传输笫二一致性检测脉冲P2match的第i个脉沖的传输门来代替第四一 致性检测电路33i,以便通过将经过该传输门的第i个脉沖输入到OR电 路34i来复位SR触发器35i,与此同时，在该第i个脉沖转变为低电平 之后维持该低电平，并且在该配置中接通在下一级中代替第四一致性检 测电路33i+l的传输门，因而，所述电路配置就能够被实施。
尽管在根据第一实施例的延迟计数器值产生电路40中，第五计数 器41的计数器输出范围内的MSB输出被连接到SR锁存器电路43的置 位输入端，但是除了 MSB的输出之外，计数器输出中除了 MSB之外的 位的逻辑积的输出和MSB也可以被连接到SR锁存器电路43的置位输 入端。
此外，代替将SR锁存器电路43提供到延迟计数器值产生电路40, 例如，利用双输入OR电路来替换双输入NAND电路44,以使在第五 计数器41的计数器输出范围内的MSB输出(最高位)被连接到双输入 OR电路的一个输入，第二时钟CL1被输入到双输入OR电路的另 一个输入，并且双输入OR电路的输出被连接到第六计数器42的递增输入端。
此外，代替在延迟计数器值产生电路40中使用第五计数器41和第 六计数器42,例如可以将延迟计数器值DLC直接存储在m位非易失性 寄存器中。这里，例如通过保险丝电路来配置该非易失性寄存器，以便 在制造该延迟电路1时，通过有选择地切断保险丝来对延迟计数器值 DLC进4亍编程。
(2)尽管在第二实施例中，LED电路60中电路单元64的数量与该 驱动电路2中延迟的预定次数被设置为相同的数，但是该驱动电路2中 延迟的预定次数可以比电路单元64的数量少一。在该情况下，以与第 二实施例中的实例相同的方式，当电路单元64的数量是6( n=6 ), PWM 信号Sin的频率处于200Hz到400Hz(周期是2.5ms到5.0ms )的范围内， 并且系统时钟CLO的频率处于200kHz到2MHz (周期是0.5^s到5|lis ) 的范围内时，如图7所示，延迟的预定次数是5，并且延迟脉冲信号产 生电路30输出五个延迟脉沖信号Sdpl到Sdp5。因此，各个延迟脉沖信 号Sdpl到Sdp5被输入到LED电路60中相应电路单元642到646中的 驱动晶体管63的栅极，并且PWM信号Sin被输入到电路单元64!的驱 动晶体管63的栅极。
本发明能够被应用于脉冲信号延迟电路以及使用该脉冲信号延迟 电路的LED驱动电路，该脉冲信号延迟电路能够-波应用于LED驱动电 路以及诸如此类的电路中，并且能够产生通过复制具有预定延迟时间的 延迟的输入脉沖信号而获得的延迟脉冲信号。
权利要求
1、一种脉冲信号延迟电路，包括第一脉冲沿延迟电路，用于产生第一延迟定时信号以便依次输出第一沿检测延迟定时，所述第一沿检测延迟定时是通过检测输入脉冲信号的上升沿并且在所述输入脉冲信号的一个周期内以预置的延迟时间和预定的次数来延迟所述上升沿的检测定时而获得的；第二脉冲沿延迟电路，用于产生第二延迟定时信号以便依次输出第二沿检测延迟定时，所述第二沿检测延迟定时是通过检测所述输入脉冲信号的下降沿并且在所述输入脉冲信号的一个周期内以所述延迟时间和所述预定的次数来延迟所述下降沿的检测定时而获得的；以及延迟脉冲信号产生电路，用于从被延迟相同次数的所述第一沿检测延迟定时和所述第二沿检测延迟定时的每种组合的所述第一延迟定时信号和所述第二延迟定时信号中产生数量与延迟的预定次数相同的延迟脉冲信号，以及用于输出所产生的延迟脉冲信号，所述延迟脉冲信号根据所述第一沿检测延迟定时而上升，并且根据所述第二沿检测延迟定时而下降。
2、 根据权利要求l所述的脉沖信号延迟电路，其中所述第一脉冲沿延迟电路包括第一计数器，在检测到所述上升沿之后所述第一计数器利用系统时钟的时钟周期开始计数操作，所述第一脉冲沿延迟电路利用作为单位时间的所述系统时钟的 一 个周期来接受作为具有多个位的延迟计数器值的延迟时间，每当所迷第一计数器的计数器值与所述延迟计数器值一致时，所述第一脉冲沿延迟电路就产生所述第一沿检测延迟定时，与此同时，复位所述第一计数器的计数操作并且以所述预定次数来重复所述计数操作，以及所述笫二脉沖沿延迟电路包括第二计数器，在检测到所述下降沿之后所述第二计数器利用所述系统时钟的时钟周期开始计数操作，所述第二脉冲沿延迟电路接受作为所述延迟计数器值的所述延迟时间，每当所述第二计数器的计数器值与所述延迟计数器值一致时，所述第二脉冲沿延迟电路就产生所述第二沿检测延迟定时，与此同时，复位所述第二计数器的计数操作并且以所述预定次数来重复所述计数操作。
3、 根据权利要求2所述的脉沖信号延迟电路，其中所述第一脉沖沿延迟电路包括第三计数器，所述第三计数器用于每当所述第一计数器的计数器值与所述延迟计数器值一致时就进行计数，其中所述笫三计数器的计数器值改变时的定时是所述第一沿检测延迟定时，并且所述第三计数器的计数器输出被作为所述第一延迟定时信号来输出，以及所述第二脉冲沿延迟电路包括第四计数器，所述第四计数器用于每当所述第二计数器的计数器值与所述延迟计数器值一致时就进行计数，其中所述第四计数器的计数器值改变时的定时是所述第二沿检测延迟定时，并且所述第四计数器的计数器输出被作为所述第二延迟定时信号来输出。
4、 根据权利要求3所述的脉沖信号延迟电路，其中所述延迟脉沖信号产生电路包括多个延迟脉冲信号产生单元，所述延迟脉冲信号产生单元的数量与延迟的所述预定次数相同，每个所述延迟脉冲信号产生单元产生一个延迟脉冲信号，以及每个所述延迟脉冲信号产生单元包括与从l到延迟的所述预定次数的自然数分别对应的各个计数器值，还包括触发器，当所述笫三计数器的计数器值与所述各个计数器值中的一个计数器值一致时置位所述触发器，以及当所述第四计数器的计数器与所述各个计数器值中的一个计数器值一致时复位所述触发器，以及每个所述延迟脉沖信号产生单元输出所述触发器的输出以作为与所述各个计数器值中的一个计数器值相对应的 一 个延迟脉沖信号。
5、 根据权利要求2所述的脉沖信号延迟电路，还包括延迟计数器值产生电路，用于产生所述延迟计数器值并且至少在所述第一脉沖沿延迟电路和所述第二脉冲沿延迟电路的操作的期间保持所述延迟计数器值。
6、 根据权利要求5所述的脉沖信号延迟电路，其中所述延迟计数器值产生电路包括利用所述系统时钟的时钟周期来执行计数操作的第五计数器和利用与所述系统时钟的时钟周期不同的时钟周期来执行计数操作的第六计数器，其中所述第六计数器在上电复位被解除之后利用所述不同的时钟周期开始计数操作，当所述第五计数器的计数器值变成预定值时，所述笫六计数器停止所述计数操作，并且将所述计数操作被停止时的计数器值保持作为在上电时的所述延迟计数器值。
7、 一种用于驱动LED电路的LED驱动电路，在所述LED电路中，多个电路单元被并联连接并且每一个所述电路单元的一端被连接到预定的驱动电压，在所述电路单元中，以相同的方向串联连接多个LED的LED中袄见塔与用T与E劝尸/T还Lb!J中4天B裕曰3与l^初曰—曰,T7反中取迁妖，尸4近LED驱动电路包括根据权利要求l -6中的任何一项所述的脉冲信号延迟电路，其中所述脉冲信号延迟电路中的所述第一脉沖沿延迟电3各和所述笫二脉冲沿延迟电路接受用于驱动和控制所述LED电路的脉冲宽度调制信号以作为输入脉冲信号，从所述脉沖信号延迟电路中的所述延迟脉沖信号产生电路中输出的所述延迟脉沖信号被分别输入到所述LED电路中所述各电路单元的驱动晶体管的栅极，其中所述延迟脉沖信号的数量与延迟的所述预定次数相同，以及将所述脉沖信号延迟电路中延迟的所述预定次数设置为与所述LED电路中电路单元的数量相同的数量或者比所述电路单元的数量小1的数量。
全文摘要
本发明公开了脉冲信号延迟电路和LED驱动电路。该脉冲信号延迟电路能够在维持占空比的同时精确地延迟输入脉冲信号一个恒定的延迟时间，以便能够以精确的时间差来驱动LED电路。该脉冲信号延迟电路包括第一脉冲沿延迟电路(10)，用于产生第一延迟定时信号Sdt1以便依次输出第一沿检测延迟定时；第二脉冲沿延迟电路(20)，用于产生第二延迟定时信号Sdt2以便依次输出第二沿检测延迟定时；以及延迟脉冲信号产生电路(30)，用于从第一和第二延迟定时信号中产生并输出延迟脉冲信号，该延迟脉冲信号分别根据第一和第二沿检测延迟定时而上升和下降，该第一和第二沿检测延迟定时被延迟相同的次数。
文档编号H03K17/78GK101472370SQ200810190649
公开日2009年7月1日 申请日期2008年12月26日 优先权日2007年12月26日
发明者大石嘉弘, 藤原诚 申请人:夏普株式会社