专利名称：开机重置电路及使用其的电子设备的制作方法
技术领域：
本实用新型涉及一种消费型电子设备，尤其涉及一种开机重置电路及使用其的电子设备
背景技术：
目前，各式电子产品内部芯片，例如中央处理器(Central Processing Unit, CPU) 、快闪(Flash)及专用集成电路(Application Specific Integrated Circuit, ASIC)等 ，在其上电时需要重置信号自动重置。在大多设计中，通常使用一颗特定的重置芯片以提供 可靠的重置信号，或使用微控制器，如CPU、微控制器单元(Micro-Controller Unit, MCU)、可编程逻辑装置(Complex Programmable Logic Device, CPLD)及现场可编程门数 组(Field-Programmable Gate Array, FPGA)等，以程序计数或计时的方式于开机特定时 间后输出重置信号。
图l所示是一种现有的开机重置电路，用于在电路上电后产生重置信号给CPU 120、 Flash 121及ASIC 122，其包括直流电源10及重置芯片11 。其中，直流电源10输出直流信号 给重置芯片ll，经重置芯片ll处理后产生重置信号重置CPU 120、 Flash 121及ASIC 122。
图2所示是另一种现有的开机重置电路，同样用于在电路上电后产生重置信号给CPU 220、 Flash 221及ASIC 222，其包括直流电源20及微控制器21 。其中，直流电源20输出直流 信号给微控制器21，由微控制器21经处理后产生重置信号重置CPU 220、 Flash 221及ASIC 222。
现有的开机重置电路中，需要特定的重置芯片或微控制器来提供重置信号。但是这两种 方式都需要额外添加一颗芯片来完成重置信号的产生，重置芯片的参数都由芯片厂商初始设 定，在后续的使用中较难调整，电路灵活性较差，而且成本较高。
实用新型内容
有鉴于此，需提供一种开机重置电路，可灵活调整重置参数，且具有较低的成本。 一种开机重置电路，与外部直流电源相连，用于从直流电源接收电源信号并产生重置信 号，开机重置电路包括延时电路、整形电路及逻辑运算电路。其中，延时电路包括第一延时 单元，用于将接收到的电源信号进行延时，并输出第一延时信号；第二延时单元，用于将接 收到的电源信号进行延时，并输出第二延时信号。整形电路与延时电路相连，包括第一整形单元，与第一延时单元相连，用于将第一延时信号进行整形，并输出第一整形信号；第二整 形单元，与第二延时单元相连，用于将第二延时信号进行整形，并输出第二整形信号。逻辑 运算电路与整形电路相连，用于根据第一整形信号及第二整形信号进行逻辑运算，并输出重 置信号。
本实用新型中，开机重置电路利用两路的延时电路、两路的整形电路及逻辑运算电路来 产生重置信号重置芯片组，各电路的参数可调，元件可按需要进行搭配，提高了电路的灵活 性，且降低成本。
图1为一种现有的开机重置电路的模块图。
图2为另一种现有的开机重置电路的模块图。
图3为本实用新型一实施方式中开机重置电路的模块图。
图4为本实用新型图3的具体电路图。
图5为本实用新型图4的信号波形图。
具体实施方式
图3所示是本实用新型一实施方式的电子设备2的模块图。电子设备2包括开机重置电路 3以及芯片组34。其中，开机重置电路3与外部直流电源30相连，用于接收电源信号并产生重 置信号至芯片组34，其包括延时电路31、整形电路32及逻辑运算电路33。本实施方式中，延 时电路31包括第一延时单元311以及第二延时单元312，整形电路32包括第一整形单元321以 及第二整形单元322，芯片组34包括但不限于CPU 341、 Flash 342以及ASIC 343等芯片。
第一延时单元311与第二延时单元312并连至直流电源30 ，第一延时单元311用于将接收 到的电源信号进行延时，并输出第一延时信号。同样，第二延时单元312用于将接收到的电 源信号进行延时，并输出第二延时信号。
第一整形单元321与第一延时单元311相连，用于将第一延时信号进行整形，并输出第一 整形信号。第二整形单元322与第二延时单元321相连，用于将第二延时信号进行整形，并输 出第二整形信号。
逻辑运算电路33与整形电路32相连，g卩，同时连接于第一整形单元321与第二整形单元 322，用于根据第一整形信号及第二整形信号进行逻辑运算，并输出重置信号至芯片组34。
图4所示是图3的具体电路图。其中，第一延时单元311包括第一电容C1及第一电阻R1， 其中第一电容C1用于对接收到的电源信号进行充电，第一电容C1与第一电阻R1依次串接于直 流电源30及地之间。第二延时单元312包括第二电容C2及第二电阻R2，其中第二电容C2用于对接收到的电源信号进行充电，第二电阻R2与第二电容C2依次串连于直流电源30及地之间。
本实施方式的开机重置电路3中，第一延时单元311的第一电容C1及第一电阻R1与第二延 时单元312的第二电容C2及第二电阻R2的参数都可依实际电路需要进行调整、搭配。故，延 时电路31的延时时间可按需要进行调整，电路灵活性较好。
第一整形单元321包括第一施密特元件U1，其具有输入端及输出端，输入端与第一电容 C1及第一电阻R1的公共节点A相连，其输出端与逻辑运算电路33相连，用于接收第一延时信 号，并经整形后输出第一整形信号。第二整形单元322包括第二施密特元件U2，其具有输入 端及输出端，输入端与第二电容C2及第二电阻R2的公共节点B相连，其输出端与逻辑运算电 路33相连，用于接收第二延时信号，并经整形后输出第二整形信号。
本实施方式中，第一施密特元件U1及第二施密特元件U2是施密特反相触发器(74HC14) 。当施密特反相触发器被触发时，输出低电平信号；当施密特反相触发器不被触发时，输出 高电平信号。通常，第一施密特元件U1与第二施密特元件U2均具有高电压准位及低电压准位 ，若初始输入信号的电压高于等施密特元件的高电压准位时，则以低电压准位为触发电压； 若初始输入信号的电压低于等施密特元件的低基准电压时，则以高电压准位为触发电压。
在本实施方式中，第一施密特元件U1或第二施密特元件U2的高电压准位约介于 2. 5-2. 6V之间，低电压准位约介于2. 3-2. 4V之间。
本实用新型的其它实施方式中，第一整形单元321及第二整形单元322可根据不同芯片的 规格使用施密特触发器或施密特反相触发器，也可以由离散元件组成。故，第一整形单元 321及第二整形单元322的整形参数可调，即其触发电压可根据需要进行调整，使得电路灵活 性较好。
逻辑运算电路33包括第一二极管D1与第二二极管D2。第一二极管D1的阳极与第一施密特 元件U1的输出端相连，用于接收第一整形信号，其阴极输出第一逻辑信号。第二二极管D2的 阳极与第二施密特元件U2的输出端相连，用于接收第二整形信号，其阴极输出第二逻辑信号 。本实用新型的其它实施方式中，逻辑运算电路33可根据不同芯片规格的需要搭配不同的数 字元件，例如其可以是一或门运算器，也可以是其它逻辑门元件。
同时参阅图5的(a) 、 (b)及(c)，图5是以开机重置电路3上电的瞬间为起始时间， 故此上电的瞬间设为初始的0ms ，开机重置电路3的工作原理详述如下
图5 (a)中，V (A)为第一延时信号的波形，V (Ul)为第一整形信号的波形。在本实 施方式中，当直流电源30开始供电时，第一电容C1被瞬间短路，电源信号直接加载在第一电 容C1与第一电阻R1的公共节点A上，此时节点A所输出的第一延时信号相当于电源信号。由于电源信号的电压高于第一施密特元件U1的高电压准位，则以低电压准位为触发电压，故第一 施密特元件U1被触发，并输出低电平的第一整形信号。
此后，第一电容C1相对于电源信号是断路，第一电容C1开始充电，第一延时信号的电压 开始下降，至T2时刻，第一延时信号的电压刚好降至低电压准位的下，第一施密特元件U1不 被触发，则输出高电平的第一整形信号。故，于开机瞬间至T2时刻，第一整形单元321输出 低电平的第一整形信号。于T2时刻之后，第一整形单元321输出高电平的第一整形信号。
图5 (b)中，V (B)为第二延时信号的波形，V (U2)为第二整形信号的波形，此第二 延时单元312的工作原理与第一延时单元311相反。在本实施方式中，当直流电源30开始供电 时，第二电容C2被瞬间短路，电源信号流至地，故此时第二电容C2与第二电阻R2的公共节点 B输出的第二延时信号为零。由于第二延时信号的电压低于第二施密特元件U2的低电压准位 ，则以高电压准位为触发电压，故第二施密特元件U2不被触发，则输出高电平的第二整形信 号。
此后，第二电容C2将电源信号与地断开，并开始充电，电源信号加载在节点B上，故第 二延时信号的电压在第二电容C2充电的情况下开始上升，至T1时刻，第二延时信号的电压达 到高电压准位，第二施密特元件U2被触发，并输出低电平的第二整形信号。故第二整形单元 322在T1时刻前后输出一由高电平至低电平的第二整形信号。
图5 (c)是结合第一整形信号及第二整形信号后的重置信号波形图，其中V (OUT)为逻 辑运算电路33输出的重置信号的波形。在T1时刻的前，第一整形单元321输出低电平的第一 整形信号至第一二极管D1，第二整形单元322输出高电平的第二整形信号至第二二极管D2， 故第一二极管D1截止，第一逻辑信号为低电平信号。此时，第二二极管D2导通，第二逻辑信 号为高电平信号，故第二逻辑信号使逻辑运算电路33输出高电平的电信号。
在T1-T2时刻之间，第一整形单元321输出低电平的第一整形信号至第一二极管D1，第二 整形单元322输出低电平的第二整形信号至第二二极管D2，故第一二极管D1及第二二极管D2 都截止，逻辑运算电路33输出低电平的电信号。
在T2时刻之后，第一整形单元321输出高电平的第一整形信号至第一二极管D1，第二整 形单元322输出低电平的第二整形信号至第二二极管D2，故第一二极管D1导通，第一逻辑信 号为高电平。此时，第二二极管D2截止，第二逻辑信号为低电平，第一逻辑信号使逻辑运算 电路33输出高电平的电信号。
在本实施方式中，Tl时刻约为电路上电后的4ms， T2时刻约为电路上电后的llms。
综上所述，在直流电源30开始供电之后，逻辑运算电路33根据第一整形信号及第二整形信号进行逻辑或运算，产生一由高电平至低电平再至高电平的重置信号，从而完成对芯片组 34的重置。
本实用新型实施方式所提供的开机重置电路3透过两路的延时电路31、两路的整形电路 32及逻辑运算电路33来产生重置信号重置芯片组34，各电路的参数可调，元件可按需要进行 搭配，提高了电路的灵活性，且降低成本。
权利要求权利要求1一种开机重置电路，与外部直流电源相连，用于从所述直流电源接收电源信号并产生重置信号，其特征在于，所述开机重置电路包括延时电路，包括第一延时单元，用于将接收到的电源信号进行延时，并输出第一延时信号；以及第二延时单元，用于将所述接收到的电源信号进行延时，并输出第二延时信号；整形电路，与所述延时电路相连，包括第一整形单元，与所述第一延时单元相连，用于将所述第一延时信号进行整形，并输出第一整形信号；以及第二整形单元，与所述第二延时单元相连，用于将所述第二延时信号进行整形，并输出第二整形信号；以及逻辑运算电路，与所述整形电路相连，用于根据所述第一整形信号及第二整形信号进行逻辑运算，并输出重置信号。
2.如权利要求l所述的开机重置电路，其特征在于，所述第一延时单 元包括第一电容及第一电阻，其中所述第一电阻与第一电容依次串接于所述外部直流电源及 地之间。
3.如权利要求2所述的开机重置电路，其特征在于，所述第二延时单 元包括第二电阻及第二电容，其中所述第二电阻与第二电容依次串行连接于所述外部直流电 源及地之间。
4.如权利要求3所述的开机重置电路，其特征在于，所述第一整形单 元包括第一施密特元件，其具有输入端及输出端，所述输入端与所述第一电容及所述第一电 阻的公共节点相连，输出端与所述逻辑运算电路相连。
5.如权利要求4所述的开机重置电路，其特征在于，所述第二整形单 元包括第二施密特元件，其具有输入端及输出端，所述输入端与所述第二电容及所述第二电 阻的公共节点相连，输出端与所述逻辑运算电路相连。
6.如权利要求5所述的开机重置电路，其特征在于，所述逻辑运算电 路包括第一二极管，其阳极与所述第一施密特元件的输出端相连，用于接收所述第一整形信 号，其阴极输出第一逻辑信号。
7.如权利要求6所述的开机重置电路，其特征在于，所述逻辑运算电 路包括第二二极管，其阳极与所述第二施密特元件的输出端相连，用于接收所述第二整形信 号，其阴极输出第二逻辑信号。
8.如权利要求l所述的开机重置电路，其特征在于，其中所述逻辑运 算电路是一或门运算电路。
9. 一种电子设备，与外部直流电源相连，其特征在于，包括芯片组 及如权利要求1至8任一项所述的开机重置电路。
专利摘要一种开机重置电路，与外部直流电源相连，用于从直流电源接收电源信号并产生重置信号，包括延时电路、整形电路及逻辑运算电路。延时电路包括第一延时单元，用于将接收到的电源信号延时，并输出第一延时信号；第二延时单元，用于将电源信号延时，并输出第二延时信号。整形电路与延时电路相连，包括第一整形单元，与第一延时单元相连，用于将第一延时信号整形，并输出第一整形信号；第二整形单元与第二延时单元相连，用于将第二延时信号整形，并输出第二整形信号。逻辑运算电路与整形电路相连，用于根据第一整形信号及第二整形信号逻辑运算，输出重置信号。本实用新型的开机重置电路，其电路参数可调，元件可按需搭配，电路灵活性较高，且成本较低。
文档编号H03K17/22GK201229545SQ20082030064
公开日2009年4月29日 申请日期2008年4月28日 优先权日2008年4月28日
发明者吴俊德 申请人:鸿富锦精密工业(深圳)有限公司;鸿海精密工业股份有限公司