功率放大器及控制功率放大器的方法

专利名称：功率放大器及控制功率放大器的方法
技术领域：
本发明涉及用于微波波段和毫米波段的功率放大器。
背景技术：
近年来，在越来越广的应用中已经采用使用宽带毫米波(30GHz-300GHz)的无线 装置。具体地，期望将使用毫米波的无线技术应用到高清晰度图像的无线通信以及千兆比 特级别的高速无线数据通信。此外，已经期望毫米波WPAN(无线个人局域网)作为高速无线通信网络。利用天 线的方向性的毫米波WPAN采用涉及相对少的多路(multipath)的视距(LOS)通信和涉及 相对多的多路的非视距(NLOS)通信。IEEE802. 15. 3c建立了毫米波WPAN的标准，希望将前者的LOS通信应用于超高速 下载。在该应用中，例如利用简单的二位调制(binarymodulation)或者QPSK(四相移键 控)之类的四位调制(quaternarymodulation)，采用单个载波(单载波调制)来执行传输， 以限制功耗，并且期望能够在下载目的地处进行电池驱动的操作。此外，IEEE802. 15. 3c希望将后者的NLOS通信应用于未压缩视频流等，其中设 想即使个人穿过传输路径进入NLOS环境通信也仍然可用。在该应用中，期望通过采用多 载波执行传输(多载波调制)来实现高的多路抗扰性(multipath immunity)，例如采用 OFDM(正交频分复用)等作为二次调制。在这方面，与微米波波段相比，在低频下使用微波波段的无线LAN(2. 4GHz/5GHz 波段)预期是具有富多路(rich multi-paths)的绕射和反射无线电波，使得没有想到可以 按照LOS环境和NLOS环境切换调制方案。然而，在某些情形下，按照传播环境从BPSK (二 相移键控)、QPSK、16QAM(正交幅度调制)或64QAM中选择一个调制方案。在应用于如上所述的应用中的无线装置中，在无线装置内的发射机中配备的功率 放大器是关键的技术。尽管对于常规的功率放大器已经采用化合物半导体，在适合于批量 制造的硅半导体的小型化的发展的帮助下，进一步发展了甚至可以在毫米波波段工作的基 于CMOS(互补金属氧化物半导体)的功率放大器，这些CMOS可以实现成本降低。在非专利文件1中，使用130nm技术的CMOS，对于60_GHz波段已经在功率放大器 中产生了 2dBm的输出功率。然而，在主要用于发射机前端的功率放大器中对于提高输出的挑战还未解决。例如，假定在功率放大器中使用在CMOS工艺中形成的η沟道MOS (nMOS)。在功率放大器中，随着nMOS持续小型化，与更高频率的趋势相关，nMOS的栅氧化 物膜必须厚度减小，使得击穿电压更低，并且必须向其施加更低的电源电压。另一方面，在多级放大器配置的功率放大器中，在放大器最后一级必须采取大电 压幅度或电流幅度，以提高输出。在功率放大器中即使nMOS的小型化有进展，电流也不会 减少多少，但是因为如上所述电源电压必须减小，因此不能保证足够的电压幅度。在非专利文件2中，使用90nm技 术的CMOS，对于60-GHz波段已经在功率放大器中产生了 9. 3dBm的输出功率。然而，在非专利文件2中，电源电压超过了通常使用的电源电压(1. 0-1. 2V)，并且 没有考虑实际应用中要求的可靠性。主要通过M0S晶体管中的热载流子的退化，确定功率放大器中出现问题的可靠 性。热载流子退化指的是以下现象由沟道内的高电场加速的高能载流子被栅氧化物膜 俘获，导致阈值电压和跨导的改变。热载流子退化的程度可以通过M0S晶体管的衬底电流 (Isub)来监测。根据专利文件1，M0S晶体管的热载流子退化的累积年龄(accumulationAge)由下 面的等式(1)来表示。在这方面，等式(1)的倒数是M0S晶体管的归一化寿命。此外，等式 (2)-(4)是计算等式(1)时使用的等式。


并且Vth是阈值电压。此外，m是与碰撞离子化和界面级产生相关的系数，大约为3。此外， Ai和Bi是常数，Ecrti是饱和速度(saturation speed)的临界电场，L是沟道长度，e si， ￡。x分别是硅衬底和栅氧化物膜的介电常数，1 是栅氧化物膜的厚度，X」是漏极结深度。应 当注意，等式⑴也可以应用于其中应用RF(射频)信号的RF状态，以及应用于其中应用 DC (直流)的DC状态。在具有沟道中的高电场强度的小型M0S晶体管中，碰撞离子化更可能发生，使得 热载流子退化构成特别严重的问题。具体地，在需要放大电压幅度的功率放大器中，必须不 仅只考虑电源电压，而且也必须从可靠性的角度考虑所允许的电压幅度。为了避免该问题，对于功率放大器应用称为“多氧化物”的方法。多氧化物是如下的方法对于涉及低电压幅度的信号的第一和随后级处的放大 器，使用小型(短栅极长度)的M0S晶体管，并且对于涉及大电压幅度的最后级处的放大 器，使用具有长栅极和厚栅氧化物膜的M0S晶体管。尽管长栅极M0S晶体管在增益、效率等 方面表现出低性能，其具有高电源电压或击穿，因此可以对功率放大器所需的可靠性有贡 献。
这里，H是常数，ff是栅极宽度，Vd是漏极电压，Id是漏极电流，Vgs是栅源电压，
然而，多氧化物方法可以用于微波波段，但不能用于毫米波波段。图1示出了按照CMOS工艺形成的MOS晶体管的栅极长度(世代(generation)) 和最大振荡频率和电源电压之间的关系，基于非专利文件3、非专利文件4等(部分地包括 估计)产生。例如，假定功率放大器的工作频率是60GHz，在模拟电路中要求最大振荡频率 (fmax)大约高达3倍，从而使用具有90nm的栅极长度和大约200GHz的fmax的CMOS晶体管。在这种情形下，例如使用IV作为功率放大器的电源电压。然而，由于最后级处的放大器施加有高达电源电压大约两倍的电压，应当采用至少240nm的栅极长度的CMOS晶体 管，这对应于至少大约2V的电源电压。然而，具有240nm的栅极长度的CMOS晶体管的fmax 仅仅低至大约40GHz。具体地，图1示出了当功率放大器的工作频率为60GHz时，增益变成OdB或更小， 从而具有240nm的栅极长度的CMOS晶体管不能应用到最后级的放大器。由此，多氧化物方法对于具有大约180nm的栅极长度和30GHz的fmax (工作频率 为IOGHz或更低)的CMOS晶体管是有效的。在这方面，具有长栅极和厚栅氧化物膜的类似MOS晶体管甚至应用于数字电路 的输出部分中。根据非专利文件5，已经指出当使用这种MOS晶体管时，临界电源电压是 1.8V(栅极长度180nm)。该指征(indication)也对应于模拟电路。如上所述，多氧化物方法不能用于频率大约IOGHz或更高的频率的微波波段，以 及不能用于频率高于微波波段的毫米波(> 30GHz)波段。因而，使用小型MOS晶体管在前述频率下工作的功率放大器具有在MOS晶体管的 热载流子退化导致的保证可靠性和输出增加之间建立相容性的问题。此外，如前所述，期望毫米波波段支持单载波调制和多载波调制。并且，如前所述， 能够在毫米波波段工作的CMOS优选地用于获得更低的成本和功率放大器的更高的频率。 然而，在功率放大器中，由于CMOS的持续进行的小型化，与更高频率的趋势相关以及与可 以向功率放大器施加的电源电压的由此减小相关，输出的增力Π、线性度和效率变得困难。此 夕卜，在功率放大器中，由于诸如热载流子退化等的可靠性方面的限制，不允许大信号幅度。因而，使用小型的MOS晶体管在前述的频率下工作的功率放大器，在该限制下支 持前述的调制方案和提高输出、线性度和效率二者方面面临挑战。[专利文件 l]JP-2005-259777-A[非专利文件 1]C. H. Doan 等人，"Millimeter-wave CMOS Design, ”IEEE Journal ofSolid-State Circuits, Vol. 40，pp. 144—155，Jan. 2005。[非专利文件 2] Terry Yao 等人，“Algorithmic Design of CMOS LNAsand PAs for 60-GHz Radio，” IEEE J. Solid-State Circuits, vol. 42,pp.1044-1057，May.2007。[非专利文件 3]Herbert S. Bennett 等人，"Device and TechnologyEvolution for Si-Based RF Integrated Circuits,，，IEEE Transactions onElectron Devices, pp. 1235-1258，Vol. 52，No. 7，July 2005。[非专利文件 4] The International Technology Roadmap forSemiconductors 2005(ITRS2005)。
[非专禾丨J文件 5]Klaas Bult, "Analog Broadband Communication Circuitsin Pure Digital Deep Sub-Micron CMOS,，，IEEE International Solid-StateCircuit Conference, Digest,pp.76-77, Feb. ,1999
发明内容

因此，本发明的目的是提供用于解决上述问题中的每一个的一种功率放大器和控 制功率放大器的方法。为了实现该目的，本发明的功率放大器是包括M0S晶体管和输出匹配电路的功率 放大器，该M0S晶体管包括栅极长度为180nm或更小，该输出匹配电路与M0S晶体管的漏极 端子相连。该功率放大器的特征在于该M0S晶体管施加有利用在DC状态可允许的电压值归一化的电压Vd_n作为漏源 电压，其中Vd_n在0.5至0.9的范围内；ZL( = RL+j -XL)表示等于利用M0S晶体管的栅极宽度W(mm)归一化的、从漏极端 子看输出匹配电路时的负载阻抗的值；以及ZL 的实部(RL)为 RL > 0. 64XVd_n+0. 19 (Q .mm)，且 RL < 0. 64XVd_ n+1. 73 ( Q mm)。有利地，根据本发明，在采用M0S晶体管的功率放大器可以同时实现高输出功率 和长期可靠性(寿命)。


图1示出了在M0S晶体管中，电源电压与最大振荡频率以及栅极长度的相关性。图2示出了根据一种实施方式的功率放大器的第一和第二实例的配置。图3示出了图2中所示的M0S晶体管的配置图。图4A示出了在栅极长度为90nm的M0S晶体管中，输出功率与负载电阻的相关性。图4B示出了在栅极长度为90nm的M0S晶体管中，寿命与负载电阻的相关性。图5A示出了在栅极长度为180nm的M0S晶体管中，输出功率与负载电阻的相关性。图5B示出了在栅极长度为180nm的M0S晶体管中，寿命与负载电阻的相关性。图6A示出了在栅极长度为350nm的M0S晶体管中，输出功率与负载电阻的相关性。图6B示出了在栅极长度为350nm的M0S晶体管中，寿命与负载电阻的相关性。图7示出了在用于该实施例的功率放大器的第一实例中的栅极长度为90nm的M0S 晶体管中，当纵坐标和横坐标分别表示归一化的电压以及负载电阻时，输出功率(实线)和 寿命(虚线)的等高线。图8A示出在用于该实施例的功率放大器的第二实例中的栅极长度为90nm的M0S 晶体管中，输出功率与负载电抗的相关性。图8B示出在用于该实施例的功率放大器的第二实例中的栅极长度为90nm的M0S 晶体管中，寿命与负载电抗的相关性。图9示出了该实施例的功率放大器的第三实例的配置。
图10示出了在该实施例的功率放大器的第三实例中使用栅极长度为90nm的MOS 晶体管时，输出功率、增益、功率负载效率与输入功率的相关性。图11是描述该实施例的功率放大器的第三实例的控制方法的流程图。图12示出了该实施例的功率放大器的第四实例的配置。图13是描述该实施例的功率放大器的第四实例的控制方法的流程图。图14是描述设计该实施例的功率放大器的方法的第一实例的流程图。图15是描述设计该实施例的功率放大器的方法的第二实例的流程图。图16示出了对于图14中的MOS晶体管作为计算结果的示例性显示而显示的电 流-电压特性以及负载圆(load circle)。图17是对于图15的MOS晶体管作为计算结果的示例性显示而显示的在Smith图 上绘制输出电压和寿命的等高线的图。
具体实施例方式在下文中，将参照附图描述用于执行本发明的最佳方式。[功率放大器的配置](第一实例)将描述根据一个实施例的功率放大器的第一实例。图2示出了根据该实施例的功率放大器的第一实例的配置。具体地，图2示出了 在功率放大器是单级放大器时的配置，或者在功率放大器是多级放大器时一级的配置。参照图2，该实例的功率放大器采用MOS晶体管1作为有源元件。来自输入端子2的信号通过输入匹配电路4输入到MOS晶体管1的栅极端子。通 过MOS晶体管1的漏极端子和输出匹配电路5，从输出端子3输出一个输出信号。ZL( = RL+j -XL)限定了利用MOS晶体管的栅极宽度W(mm)归一化的、在从MOS晶 体管1的漏极端子看输出匹配电路5时的负载阻抗。适当的电位(偏置)从未示出的偏置电路分别施加到MOS晶体管1的栅极端子和 漏极端子。图3示出了 MOS晶体管1的单元配置。参照图3，M0S晶体管1分成多个晶体管单元6，每个晶体管单元包括漏极电极、源 极电极和栅极电极(栅指状物)。在超高频工作中，从每个晶体管单元6至多根线7,8与之连接的连接点的距离 (即多根线7，8的长度)是重要的。在多根线7，8的电长度(electric length)分别是功 率放大器的工作频率处十分之一波长或更小时，可以实现有利的功率组合。在这种情形下， 前述的ZL可以限定为在输出侧从线8的连接点看时输出匹配电路5的负载阻抗。图4A和4B分别示出了对于栅极长度为90nm的nMOS晶体管所计算的输出功率与 负载电阻(RL)的相关性和寿命与RL的相关性，该nMOS晶体管在CMOS工艺中形成。在这方面，在图4A和4B中，寿命定义为直到将要计算的MOS晶体管中一半的漏极 电流减小10%时的时间。此外，对于计算，选择输出功率饱和之前的水平作为输入功率，并 且通过栅极宽度归一化的负载电抗(XL)设置为0。此外，归一化的电压Vd_n表示为参数。Vd_n是施加在MOS晶体管1的漏极和源极之间的电压，并且通过DC状态允许的电源电压的最大值Vddmax (在DC状态中允许的值，或者在RF非输入状态中限定的值)归一化。例如， 在90nm技术中，IV或1. 2V通常用作Vddmax。参照图4A，输出功率不取决于Vd_n，并且RL达到接近1. 3Q mm的最大值(峰 值)。在每个Vd_n上输出功率达到峰值的位置连接RL的线表示为线A1-A1’。此外，输出 功率明显取决于RL的值，并且优选的RL的范围很窄。此外，参照图4B，与图4A中的线A1-A1，相对应的连接每个Vd_n上的RL的线表示 为线B1-B1’。尽管寿命在Vd_n从0. 7至0. 9的范围内表现出对RL的很大相关性，对于半 导体器件还是保证了 Ixl06-lxl08小时的足够的寿命。此外，图5A和5B分别示出了对于栅极长度为180nm的nMOS晶体管所计算的寿命 与输出功率和RF的相关性，该nMOS晶体管在CMOS工艺中形成，用于与图4A和4B比较。类 似地，图5A也通过线A2-A2’表示在输出电压达到峰值的位置连接RL的线；并且图5B也通 过线B2-B2，表示与线A2-A2，相对应的连接RL的线。此外，图6A和6B分别示出了对于栅极长度为350nm的nMOS晶体管所计算的寿命 与输出功率和RL的相关性，该nMOS晶体管在CMOS工艺中形成，用于与图4A和4B比较。类 似地，图6A也通过线A3-A3’表示在输出电压达到峰值的位置连接RL的线；并且图6B也通 过线B3-B3’表示与线A3-A3’相对应的连接RL的线。 参照图4B、5B和6B，随着RL增加，寿命退化，并且在任何曲线图中，在超过某一 RL 时退化的比例变得更慢。为了在寿命与RL的相关性波动时定义RL，在每一个曲线图中外推 出在低RL区大致描绘曲线的直线，在高RL区大致描绘曲线的直线，以找到两条直线的相交 点(Pl，P2，P3)。例如，与点Vd_n = 0. 7相比，P1位于栅极长度为90nm时线B1-B1，的右 侧；P2位于栅极长度为180nm时线B2-B2，附近；P3位于栅极长度为350nm时线B3-B3'的 左侧。具体地，应当理解，对于如图4B所示的栅极长度为90nm的小型栅极，寿命表现出 与RL的强相关性，因为P1位于可以产生峰值输出功率处的线B1-B1’的右侧。因而，在这 种情形下，应当考虑RL和寿命二者。此外，在栅极长度是图6B所示的350nm的长栅极时，P3位于线B3-B3’的左侧，由 此可以理解寿命不是与RL强相关。因而，在这种情形下，取决于Vd_n(电源电压)而不是 取决于RL，粗略地确定寿命。另一方面，当栅极长度为图5B所示的180nm时，P2位于线B2-B2，附近。从该事 实可以理解，寿命与RL的相关性波动的边界粗略地位于180nm的栅极长度处。基于该知识，从输出功率和寿命的方面看，Vd_n和RL可以限于优选的范围。图7示出了输出功率(相对值，实线)的等高线和寿命的等高线(虚线)，横坐标 表示归一化的电压Vd_n，纵坐标表示M0S晶体管中的负载电阻。在这种情形下，M0S晶体管 1具有90nm的栅极长度。此处，基于图7，Vd_n和RL可以限于其中输出功率高并且可以保证足够长的寿命 的范围。首先，在Vd_n大约为0. 9或更小时，保证lxlO6小时或更长的足够寿命。随后，引 用图4B，应当理解，如果Vd_n减小则寿命提高，但如果Vd_n等于或小于0. 5则寿命没有提 高且输出功率单调减小。因而，Vd_n限于0. 5至0. 9之间的范围，因为在该范围内最佳。
RL 又限于粗略地由 RL > 0. 64XVd_n+0. 19 (Ω · mm)禾口 RL < 0. 64XVd_ n+1. 73 (Ω · mm)表示的范围。在按照这种方式限制Vd_n和RL的范围中(由图7中的平行四边形表示的范围， 下文称为“限制范围”)，与寿命的等高线相比，输出功率的等高线延伸到左下。这表示即使 采用相同的寿命也可以提供更高的输出功率。
例如，在观看图7中寿命为IX IO8小时的点线时，在限制范围内输出功率(相对 值)通常大于10dB，而即使在相同的寿命位于限制范围外部时输出功率也减小。该行为对 应于图4A和4B分别示出的输出功率以及寿命与RL的相关性。综上所述，已经发现，在具有小型栅极的MOS晶体管1中，在其中输出功率高的RL 范围内，寿命表现出与RL的强相关性，寿命与RL的相关性波动的边界粗略地位于ISOnm的 栅极长度处，并且如果RL限制在适当的Vd_n以下，可以利用与RL的相关性提供高输出功 率和足够长的寿命。因而，在该实例的功率放大器中，输出匹配电路5设计成提供落在图7中的限制范 围内的Vd_n和RL。此外，在该实例的功率放大器中，负载阻抗(ZL)的限定是重要的。如上所述，在图 3中线8的电长度粗略地为十分之一波长或更小时，可以在线8的连接点处定义用于观看 负载阻抗的参考点。另一方面，在线8的电长度大于十分之一波长时，将从每 个晶体管单元 6看输出侧上的负载阻抗视为ZL是适当的(实际上，ZL/W作为匹配电路的阻抗给出)。此 夕卜，如果在从晶体管单元6至线8的连接点的任何位置插入任何元件，则将在从参考点观看 输出侧时位于元件前面的负载阻抗(更紧邻晶体管单元6)视为ZL是适当的。随后，示出了计算寿命的示例性方法。使用DC状态的寿命τ ^，以及测量寿命Ttl时 的Isub—0、Id-o，通过等式(5)计算年龄。[等式5] 在高频工作时给出相同的Age，等式(1)等于等式(5)，使得包括RF状态下的寿命 τ的等式由以下的等式(6)给出[等式6] 假定频率f处的CW(连续波)，等式(6)转换为以下的等式(7)[等式7] 此外，τ由以下的等式⑶表示[等式8] 此处，如果等式(9)中所示的条件成立，τ可以简化地由等式(10)表示[等式9] [等式10] 前述的等式简单地用在寿命计算的实例中，并且可以更改或改变。在如上所述的该实例的功率放大器中，在其中采用栅极长度为ISOnm或更小 的MOS晶体管1的功率放大器中，通过设置Vd_n为0. 5-0.9，以及通过设置RL为RL > 0. 64XVd_n+0. 19 (Ω · mm)且 RL < 0. 64Χ Vd_n+1. 73 ( Ω · mm)，可以同时实现高输出功率
和长寿命二者。此外，在该实例的功率放大器配置成具有多级的放大器，可以将其或者串联或者 并联组合。此外，该实例的功率放大器对于MOS晶体管1优选地采用能够高速工作的η沟道 MOS(nMOS)。此外，在采用栅极长度为ISOnm或更小的MOS晶体管1时，该实例的功率放大器特 别有效，不可以在MOS晶体管1上应用多氧化物技术，其中，优选的可应用频率处于IOGHz 或更高的微波范围或30GHz或更高的毫米波范围。(第二实例)将描述根据该实施例的功率放大器的第二实例。应当注意，该实例的功率放大器 在自身的配置方面类似于图2所示的第一实例。该实例的功率放大器除了按照与第一实例类似的方式限制Vd_n和RL之外，还限 制了负载电抗(XL)。图8A和8B示出了对于在CMOS工艺中形成的MOS晶体管1所计算的输出功率与 XL的相关性和寿命与XL的相关性。在这种情形下，MOS晶体管1具有90nm的栅极长度，并 且 RL 为 1. 6(Ω · mm)。参照图8A和8B，在XL基本上接近零时输出功率变得更大，而寿命也变得更 长。此外明显地，寿命具有与XL的强相关性，并且粗略地在XL >-1.28 ( Ω - mm)和XL <2. 05 (Ω - mm)的范围内寿命表现出理想值。因而，XL限制在该范围内。结果，在该实例的功率放大器中，输出匹配电路5设计成除了第一实例的条件之外，在前述的范围内给出XL。(第三实例)将描述根据该实施例的功率放大器的第三实例。图9示出了该实施例的功率放大器的第三实例的配置。具体地，图9示出了在功 率放大器为单级放大器时的配置和在功率放大器为多级放大器时一级的配置。参照图9，该实例的功率放大器采用M0S晶体管1作为有源元件。从输入端子2施加的信号通过输入匹配电路4施加到M0S晶体管1的栅极端子。 从输出端子3通过输出匹配电路5从M0S晶体管1的漏极端子输出一个输出信号。ZL( = RL+j -XL)限定了与利用M0S晶体管的栅极宽度W(mm)归一化的、在从M0S 晶体管1的漏极端子看输出匹配电路5时的负载阻抗相等的值。此外，M0S晶体管1具有分别与栅极电源电路9和漏极电源电路10相连的栅极端 子和漏极端子，从外部进行控制。至少漏极电源电路10及其他可以响应来自外部的电源电压指征而改变施加在漏 极和源极之间的电压。然后，对于单载波调制(ASK (幅移键控)、FSK (频移键控)、BPSK、QPSK、八相PSK、 16QAM)，通过将利用DC状态可允许的电压值归一化的电压Vd_n设置为0. 5-0. 9，并且通过 施加相同的电压作为漏源电压，同时实现了可靠性和高输出特性。另一方面，对于多载波调制，Vd_n设置为0.9-1并且作为漏源电压而施加，从而实 现了高线性(更高的饱和输出)，以同时实现低失真特性和高输出特性。结果，在每种调制 方案中可以执行最佳的操作，并且也可以实现更高的效率。在下文中，将详细描述该实施例的功率放大器的工作。如上所述，已经发现，在具有小型栅极的M0S晶体管1中，在其中输出功率高的RL 范围内，寿命表现出与RL的强相关性，寿命与RL的相关性波动的边界粗略地位于180nm的 栅极长度处，并且如果RL限制在适当的Vd_n以下，可以利用与RL的相关性提供高输出功 率和足够长的寿命。换言之，该实例的功率放大器的条件类似于第二实例，其中M0S晶体管1施加 有电压Vd_n作为漏源电压，其中利用DC状态可允许的电压值归一化Vd_n，并且设置为 0. 5-0. 9。此外，ZL( = RL+j XL)表示利用M0S晶体管1的栅极宽度W(mm)对从漏极 端子看输出匹配电路5时负载阻抗的归一化所获得的值，其中ZL的实部(RL)是RL> 0. 64XVd_n+0. 19 (Q ‘ mm)且 RL < 0. 64XVd_n+l. 73 ( Q mm)。进而，ZL 的虚部(XL)为 XL > -1. 28 (Q mm)且 XL < 2. 05 ( Q mm)。该条件基于向功率放大器施加经过FSK、BPSK、QPSK等作为等幅调制的单载波调 制信号的假定，并且基于在输出功率饱和之前输入功率的水平方面所获得的知识。另一方面，对于经过OFDM作为二次调制的多载波调制信号，在峰值功率和平均功 率之间存在着大的差别，并且在平均功率方面看，工作水平(operation level)变低。例如， 功率放大器经常可以在比饱和输出水平低10dB或更多的工作水平下工作。在这种情形下， 由于平均输出功率降低，即使作为M0SFET的源漏电压而施加的Vd_n设置为0. 9-1. 0，在可 靠性方面也不会出现问题。图10示出了在采用栅极长度为90nm的M0S晶体管1的功率放大器(按照三级配置的CMOS放大器，用于60GHz波段)中，输出功率、增益和功率负载效率与输入功率的相关性。在单载波调制(QPSK)中，在Vd_n设置为0. 7 (Vd = 0. 7V)时，可以在IdB增益的 压缩点(compressed point) (PldB)处实现6dBm的输出功率和3%的功率负载效率(PAE)。 在其中保证可靠性的条件下，该输出功率最大化。另一方面，在多载波调制中，如果要求为了获得低失真工作而在比PldB低IOdB的 点(IOdB B0)处工作，在Vd_n = 0. 7 (Vd = 0. 7V)时所产生的输出功率为_5dBm，并且在Vd_ η = 1 (Vd = IV)时为OdBm，通过提高电压明显改善了输出功率。此外，功率负载效率从小 于提高至大约1%。在这种情形下，因为输出功率小于单载波调制中的输出功率，在可 靠性方面将不会出现问题。图11示出了用于描述控制该实例的功率放大器的方法的流程图。具体地，图11 示出了通过包括该实例的功率放大器的无线装置执行的控制方法。参照图11，在开始对功率放大器的控制(Sll)时，基于设置来设定调制方案 (S12)，并且确定施加到功率放大器的信号是否是多载波调制信号(S13)。在施加多载波调 制信号时，Vd_n例如设置为1 (S14-1)。另一方面，在施加单载波调制信号时，Vd_n例如设 置为0.7(S14-2)。随后，指示漏极电源电路10输出该数值的Vd_n (S 15)，并且向MOS晶体 管1施加来自漏极电源电路10的Vd_n(S16)。因而，结束对功率放大器的控制(S18)，随后 开始无线通信。通过这些操作，如前所述设置了最佳的电压。根据如上所述的该实例的功率放大器，通过与两种调制方案(即单载波调制和多 载波调制)相对应地控制MOS晶体管1的漏源电压，可以在相应的调制方案中实现高性能。(第四实例)将描述根据该实施例的功率放大器的第四实例。图12示出了该实施例的功率放大器的第四实例的配置。具体地，图12示出了在 功率放大器为单级放大器时的配置和在功率放大器为多级放大器时一级的配置。参照图12，为该实例的功率放大器提供两个功率放大器单元13a，13b。在功率放大器单元13a，13b中，分别采用MOS晶体管la，Ib作为有源元件。通过从外部进行控制的开关11，向功率放大器单元13a，13b之一施加来自输入端 子2的信号。通过输入匹配电路4a，将施加给功率放大器单元13a的信号施加至MOS晶体管Ia 的栅极端子，并且通过输出匹配电路5a从MOS晶体管Ia的漏极端子输出。另一方面，通过输入匹配电路4b，将施加给功率放大器单元13b的信号施加至MOS 晶体管Ib的栅极端子，并且通过输出匹配电路5b从MOS晶体管Ib的漏极端子输出。通过开关12切换来自每一个功率放大器单元13a，13b的信号输出，类似地从外部 进行控制，并且从输出端子3输出。此外，MOS晶体管la，Ib具有分别与栅极电源电路9和漏极电源电路10相连的栅 极端子和漏极端子，从外部进行控制。至少漏极电源电路10及其他可以响应来自外部的电源电压指征而改变施加在漏 极和源极之间的电压。可以对该实例的功率放大器进行外部控制，以选择功率放大器单元，以及设置所选择的功率放大器单元内的MOS晶体管上所施加的漏源电压。该实例的功率放大器基于与第三实例相同的概念，但在以下的方面有区别。具体地，与第三实例的功率放大器相比较，该实例的功率放大器包括施加不同电压的多个功率放大器单元，其中至少一个功率放大器单元是施加单载波调制信号的单载波 功率放大器单元，并且与此不同的至少一个功率放大器单元是施加多载波调制信号的多载 波功率放大器单元。然后，基于向功率放大器施加多载波调制信号还是单载波调制信号，选 择和切换单载波功率放大器单元和多载波功率放大器单元。图13示出了用于描述控制该实例的功率放大器的方法的流程图。具体地，图13 示出了通过包括该实例的功率放大器的无线装置执行的控制方法。此外，假定在下文中，功 率放大器单元13a是多载波功率放大器单元，且功率放大器单元13b是单载波功率放大器 单元。参照图13，在开始对功率放大器的控制(Sll)时，设定调制方案(S12)，并且基于 设定来确定施加到功率放大器的信号是否是多载波调制信号(S13)。在施加多载波调制信 号时，Vd_n例如设置为1(S14-1)，指示漏极电源电路10向多载波功率放大器单元13a输出 该数值的Vd_n(S15-l)，从漏极电源电路10向功率放大器单元13a内的MOS晶体管Ia施 加Vd n(S16-l)，并且切换开关11，12以选择多载波功率放大器单元13a(S17-l)。因而，结 束对功率放大器的控制(S18)，随后开始无线通信。另一方面，在施加单载波调制信号时， Vd_n例如设置为0. 7(S14-2)，指示漏极电源电路10向单载波功率放大器单元13b输出该 数值的Vd_n(S15-2)，从漏极电源电路10向功率放大器单元13b内的MOS晶体管Ib施加 Vd_n(S16-2)，并且切换开关11，12以选择单载波功率放大器单元13b (S17-2)。因而，结束 对功率放大器的控制(S18)，随后开始无线通信。根据如上所述的该实例的功率放大器，通过与两种调制方案(即单载波调制和多 载波调制)相关联地切换和使用其漏源电压不同、分别包括MOS晶体管la，lb的功率放大 器单元13a，13b，可以在相应的调制方案中实现高性能。在这方面，尽管在第三和第四实例中对于Vd_n使用了特定的值，但Vd_n对于单载 波调制可以设置为0. 5至0. 9，对于多载波调制可以设置为比单载波调制更大的数值。此 夕卜，考虑到通常电源电压的精度等，Vd_n对于多载波调制优选地在0. 9至1之间，其中考虑 了 10%的波动。此外，尽管第三和第四实例已经示出了示例性的控制方法，本发明不限于前述的控制方法，只要Vd_n可以改变或者功率放大器单元可以根据调制方案切换即可。[设计功率放大器的方法](第一实例)将描述测量根据该实施例的功率放大器的第一示例性方法。图14示出了用于描述设计该实施例的功率放大器的第一示例性方法(部分)的 流程图。具体地，图14示出了通过由计算机执行的支持软件(设计CAD工具等)执行的设 计图2中所示的功率放大器的方法。参照图14，在开始设计功率放大器(Si)时，对模拟器设置MOS晶体管1的偏置条 件(S2)，并且设置输入功率(S3)。随后，对模拟器设置负载阻抗(ZL) (S4)。随后，指示模拟 器，例如利用等式(8)或等式(9)的右侧的数值计算MOS晶体管1的寿命(S5-1)。确定对于所有的预定负载阻抗是否已经完成计算(S6)，如果未完成，重复步骤S4，S5-1，并且在改 变负载阻抗的设置的同时计算寿命。在完成计算时，指示模拟器显示计算结果(S7)，并且基 于该计算结果设计输出匹配电路5(S8)。因而，结束功率放大器的设计(S9)。(第二实例)将描述设计该实施例的功率放大器的第二示例性方法。在图14中所示的第一实例中，将注意力放在寿命与负载阻抗的相关性上来设计 功率放大器，然而，也可以组合另外的性能指数。例如，在功率放大器中，输出功率、功率增益和效率取决于负载阻抗，存在着用于 澄清这些相关性的称为“负载拉升”(load pull)的FET评估方法。并且，通常，在设计功率 放大器的模拟器上表现出称为“负载拉升”的该FET评估方法。图15示出了表示设计该实施例的功率放大器的第二示例性方法(部分)的流程 图。具体地，图15示出了通过由计算机执行的支持软件(设计CAD工具等)执行的设计图 2中所示的功率放大器的方法。参照图15，设计该实施例的功率放大器的方法是其将负载拉升与寿命计算相结合 的方法，并且，具体地在图15中，将注意力放在输出功率及负载拉升。该实例的设计功率放大器的方法不同于第一实例之处仅在于对于M0S晶体管1， 除了计算寿命(S5-1)之外，还计算输出功率(S5-2)。在下文中，将参照图16和17描述在图14和15中所示的S7处对M0S晶体管1的 计算结果的示例性显示，图16示出了 M0S晶体管1的电流-电压特性，作为在图14中所示的S7处对M0S 晶体管1的计算结果的示例性显示。通过设置偏置点和负载阻抗，可以利用模拟器绘制图 16类似的负载圆。尽管在图16中也绘制了归一化的衬底电流(Isub)的等高线，然而可以 例如使用等式(7)_(9)计算等高线。同时，也绘出了负载圆(例如，在功率放大器的工作频率为60GHz时)。在该情形 下，通过在时间上累积沿负载圆俘获的Isub、漏极电流等，计算由等式(1)表示的Age，并且 Age的倒数是寿命。图16的绘图对于作为保证寿命的参考是有用的。图17是在表示负载阻抗的Smith图上绘出输出功率和寿命的等高线的图，作为图 14中所示的S7处对M0S晶体管的计算结果的示例性显示而示出。利用图17，一下子就可 以理解是否可以实现所需的输出功率和寿命。因而，图17对于显示计算结果(S7)是很有 用的。此外，在针对每一个电源电压(或归一化的电压)来绘制图17时，可以容易地理解 输出功率、寿命以及电源电压之间的关系，因而在设计时提供了不可限量的优点。顺便指出，图16的绘图给出了一些额外的知识。例如，在负载阻抗的虚部(负载 电抗XL)取很大的正值或负值时，负载圆膨胀，甚至进入其中衬底电流指数增加的右侧(朝 向更高的电压)。可以估计，这导致寿命退化，并且是在该实施例的功率放大器的第二实例 中将假想值限制在零附近的基础。此外，在功率放大器采用诸如GaAs的化合物半导体的情 形下，通常不在高频下绘制图16所示的狭窄负载圆。据推测，这主要归因于寄生电抗分量。由于该实施例的功率放大器采用M0S晶体管形成工艺(包括CMOS工艺)，其中涉 及短栅极长度和精细布线规则，可以理解，即使在等于或高于10GHz的高频下，也存在着一 些寄生电抗分量，在其中XL很小的区域可以实现狭窄的负载圆，并且限制了寿命的退化。
15从利用这方面进行验证的事实来讲，图16在设计期间是有效的。
如上所述，根据设计功率放大器的第一和第二示例性方法，可能有利地澄清MOS 晶体管1的输出功率和寿命之间的关系，并且因为OS晶体管1的性能容易得知，可能在短 时间内设计高性能功率放大器。此外，有利地，可以在考虑MOS晶体管1的寿命、增益、效率、 失真特性等的同时设计出功率放大器。尽管已经参照实施例描述了本发明，但本发明不限于实施例。在本发明的范围内， 可以按照不同的方式对本发明在配置和细节上进行更改，这些方式是本领域的技术人员可 以理解的。本申请要求基于2007年10月31日提交的JP-2007-283539和2008年5月20日 提交的JP-2008-131772的优先权，其公开内容以全文引用的方式包含在本文中。
权利要求
一种功率放大器，包括MOS晶体管和输出匹配电路，所述MOS晶体管具有180nm或更小的栅极长度，所述输出匹配电路与所述MOS晶体管的漏极端子相连，所述功率放大器的特征在于向所述MOS晶体管施加利用DC状态中可允许的电压值归一化的电压Vd_n作为漏源电压，其中Vd_n在0.5-0.9的范围内；ZL(＝RL+j·XL)表示与利用所述MOS晶体管的栅极宽度W(mm)归一化的、在从漏极端子看所述输出匹配电路时的负载阻抗相等的值；以及ZL的实部(RL)为RL＞0.64×Vd_n+0.19(Ω·mm)且RL＜0.64×Vd_n+1.73(Ω·mm)。
2.根据权利要求1的功率放大器，特征在于ZL的虚部(XL)为XL> -1. 28 ( Ω -mm)且 XL < 2. 05 (Ω · mm)。
3.—种功率放大器，包括栅极长度为ISOnm或更小的MOS晶体管，特征在于向所述功率放大器选择性地施加多载波调制信号或单载波调制信号；以及对于单载波调制，向所述MOS晶体管施加预定的DC电压作为漏源电压，对于多载波调 制，向所述MOS晶体管施加比所述预定的DC电压更高的DC电压作为漏源电压。
4.根据权利要求3的功率放大器，特征在于向所述MOS晶体管施加利用在DC状态中可允许的电压值归一化的电压Vd_n作为漏源 电压，以及所述功率放大器包括电源电路，所述电源电路对于单载波调制产生设置在0. 5至0. 9 范围内的Vd_n，对于多载波调制产生比单载波调制的范围更高的Vd_n。
5.根据权利要求3的功率放大器，特征在于向所述MOS晶体管施加利用在DC状态中可允许的电压值归一化的电压Vd_n作为漏源 电压，以及所述功率放大器包括电源电路，所述电源电路对于单载波调制产生设置在0. 5至0. 9 范围内的Vd_n，对于多载波调制产生在0.9至1范围内、比单载波调制的范围更高的Vd_n。
6.一种功率放大器，包括多个功率放大器单元，每个功率放大器单元包括栅极长度为 ISOnm或更小的MOS晶体管，所述功率放大器的特征在于将至少一个功率放大器单元指定为向其施加单载波调制信号的单载波功率放大器单 元，并且将与其不同的至少一个功率放大器单元指定为向其施加多载波调制信号的多载波 功率放大器单元；向所述单载波功率放大器单元中的所述MOS晶体管施加预定的DC电压作为漏源电压；以及向所述多载波功率放大器单元中的所述MOS晶体管施加比所述预定的DC电压更高的 DC电压作为漏源电压。
7.根据权利要求6的功率放大器，特征在于向所述MOS晶体管施加利用在DC状态中可允许的电压值归一化的电压Vd_n作为漏源 电压，以及所述功率放大器包括电源电路，用于向所述单载波功率放大器单元中的所述MOS晶体 管施加设置在0. 5至0. 9范围内的Vd_n以及向所述多载波功率放大器单元中的所述MOS 晶体管施加比单载波调制的范围更高的Vd_n。
8.根据权利要求6的功率放大器，特征在于向所述MOS晶体管施加利用在DC状态中可允许的电压值归一化的电压Vd_n作为漏源 电压，以及所述功率放大器包括电源电路，用于向所述单载波功率放大器单元中的所述MOS晶体 管施加设置在0. 5至0. 9范围内的Vd_n，以及向所述多载波功率放大器单元中的所述MOS 晶体管施加在0. 9至1范围内、比单载波调制的范围更高的Vd_n。
9.根据权利要求3至8中任一项的功率放大器，特征在于所述单载波调制是ASK、FSK、 BPSK、QPSK、8相PSK或16QAM之一，并且所述多载波调制是OFDM。
10.根据权利要求1至9中任一项的功率放大器，特征在于所述MOS晶体管是η沟道的。
11.根据权利要求1至10中任一项的功率放大器，特征在于所述MOS晶体管通过CMOS 工艺形成。
12.根据权利要求1至11项中任一项的功率放大器，其中所述功率放大器在等于或高 于IOGHz的频率下工作。
13.—种在包含功率放大器的无线装置中控制功率放大器的方法，所述功率放大器包 括具有ISOnm的栅极长度的MOS晶体管，所述方法的特征在于包括以下步骤确定向所述功率放大器施加的信号是单载波调制信号还是多载波调制信号；在施加单载波调制信号时，向所述MOS晶体管施加预定的DC电压作为漏源电压；以及在施加多载波调制信号时，向所述MOS晶体管施加比所述预定的DC电压更高的DC电 压作为漏源电压。
14.一种在包含功率放大器的无线装置中控制功率放大器的方法，所述功率放大器包 括多个功率放大器单元，每个功率放大器单元包括栅极长度为ISOnm或更小的MOS晶体管， 所述方法的特征在于包括以下步骤将至少一个功率放大器单元指定为向其施加单载波调制信号的单载波功率放大器单 元，并且将与其不同的至少一个功率放大器单元指定为向其施加多载波调制信号的多载波 功率放大器单元；确定向所述功率放大器施加的信号是单载波调制信号还是多载波调制信号；在施加单载波调制信号时，选择所述单载波功率放大器单元，并且向所述单载波功率 放大器单元中的所述MOS晶体管施加预定的DC电压作为漏源电压；以及在施加多载波调制信号时，选择所述多载波功率放大器单元，并且向所述多载波功率 放大器单元中的所述MOS晶体管施加比所述预定的DC电压更高的DC电压作为漏源电压。
全文摘要
本发明的一种功率放大器包括MOS晶体管(1)和输出匹配电路(5)，所述MOS晶体管(1)具有180nm或更小的栅极长度，所述输出匹配电路(5)与所述MOS晶体管(1)的漏极端子相连。此外，向所述MOS晶体管(1)施加利用DC状态中可允许的电压值归一化的电压Vd_n作为漏源电压，其中Vd_n在0.5-0.9的范围内。ZL(＝RL+j·XL)表示与利用MOS晶体管(1)的栅极宽度W(mm)归一化的、从漏极端子看输出匹配电路(5)时的负载阻抗相等的值，其中ZL的实部(RL)是RL＞0.64×Vd_n+0.19(Ω·mm)且RL＜0.64×Vd_n+1.73(Ω·mm)。
文档编号H03F3/60GK101842978SQ20088011379
公开日2010年9月22日 申请日期2008年9月5日 优先权日2007年10月31日
发明者丸桥建一, 岛胁秀德, 田能村昌宏 申请人:日本电气株式会社