专利名称：精密集成锁相环电路环路滤波器的制作方法
技术领域：
本发明总体上涉及集成电路，并且更具体地涉及对集成锁相环电路中的环路滤波器中的场效应晶体管进行有源偏置，以形成具有缩小的面积和改进的高频能力的精密集成 电阻器。
背景技术：
集成电路是制造在半导体器件或芯片内的电子元件的集合。一个此类电子元件是 电阻器。电阻器在额定条件下限制或调节电流在电子电路中的流动。数字互补金属氧化物 半导体(CMOS)工艺中的集成电阻器的电阻特性常常具有紧密的公差，其对于模拟电路和 输入/输出(I/O)电路而言是极其重要的。为了在这些电路中提供稳定性，需要精密电阻 器的电阻值变化很小，使得该电阻器超过允许温度范围则不工作。集成电路中的另一电子元件是晶体管。晶体管调节电流或电压流并充当用于电子 信号的开关或门。晶体管的一种常见类型是场效应晶体管(FET)。与精密电阻器相比(例 如，约5-15%的电阻率，电阻的温度系数为几百ppm/deg C)，数字互补金属氧化物半导体 (CMOS)工艺中的FET的特性通常具有较宽松的公差(例如，约30-40% Ieff变化，延迟效 应的温度系数为几千ppm/deg C)。图1示出了用于集成精密电阻器的等效电路的示例。精密电阻器电路100包括两 个电阻器R1102和R2104，以及三个电容器C1106、C2 108和C3 110。诸如包含在精密电阻 器电路100中的传统精密电阻器通常具有不希望的特性。这些特性包括大面积维度(意思 是电阻器占据芯片的较大面积)和高电容，这两个特性都限制了精密电阻器在需要非常大 的电阻值、大量的电阻器或者高频响应的电路中的实用性。精密电阻器还需要超出FET所 需步骤的附加掩膜步骤，从而为需要片上电阻器的应用增添了复杂性和成本。相反，FET的 优势在于其非常之小，并且因此针对高频操作具有良好的特性。然而，FET行为由于工艺技 术而引起的变化性通常限制了 FET在精密模拟应用中的使用。
发明内容
说明性实施方式提供了一种方法和系统，用于对集成锁相环电路中的环路滤波器 中的场效应晶体管进行有源偏置，以形成具有缩小的面积和改进的高频能力的精密集成电 阻器。该锁相环电路中的环路滤波器包括参考精密晶体管、第一场效应晶体管和第二场效 应晶体管，其中第一场效应晶体管的栅极连(tie)至第二场效应晶体管的栅极，而滤波电 容器连接至第一场效应晶体管，用于产生电容器电压。向第一场效应晶体管的源极、第二场 效应晶体管的源极以及向参考精密电阻器的底部施加该电容器电压充当虚拟接地。该滤波 电容器生成的电容器电压设置第二场效应晶体管的偏置点，使得第二场效应晶体管包括集 成精密电阻器的特性。另外，第二场效应晶体管生成的预定电压向第一场效应晶体管的栅 极施加，以设置第一场效应晶体管的偏置点，使得第一场效应晶体管包括集成精密电阻器 的特性。
在所附权利要求书中阐述了被认为是本发明特点的新颖性特征。然而，通过结合附图阅读时参考说明性实施方式的以下详细描述，本发明自身及其优选使用模式、其进一 步目的和优势将能够得到最好的理解，其中图1是已知集成精密电阻器等效电路的示意图；图2A和图2B是示出了场效应晶体管三极管特性的图示；图3是已知精密场效应晶体管电阻器电路的示意图；图4是已知锁相环电路的示意图；图5是根据说明性实施方式的、在锁相环电路中带有精密电阻器的环路滤波器的 示意图；以及图6是根据说明性实施方式的、在锁相环电路中带有精密电阻器和串叠 (cascoding)的环路滤波器的示意图。
具体实施例方式说明性实施方式提供了一种方法和系统，其通过在CMOS工艺中对场效应晶体管 (FET)进行偏置来创建精密集成电阻器。这些说明性实施方式可以在这样的电路设计中使 用，该电路设计或者不具有可用的电阻器技术或者省略了电阻器工艺以减少成本。这些说 明性实施方式对集成锁相环电路中的主场效应晶体管进行有源偏置，以使得该场效应晶体 管具有与精密电阻器相同的特性。偏置是向电路施加预定电压以设置适当直流(DC)操作 点的过程。主场效应晶体管的偏置继而可以用于控制与该主场效应晶体管匹配的一个或多 个其他从场效应晶体管。从场效应晶体管可以具有与主场效应晶体管相同的长度和沟道宽 度，或者从场效应晶体管可以以某一比例相关。对于这些说明性实施方式而言，主场效应 晶体管和从场效应晶体管二者都将具有与电路中的参考集成精密电阻器相同的直流特性 和温度特性，但是该主场效应晶体管和从场效应晶体管将具有缩小的面积和改进的高频能 力。具体而言，说明性实施方式提供了一种锁相环电路，其包括位于环路滤波器内的 精密FET电阻器。在具有电阻器技术的传统环路滤波器中，电阻器的寄生电容可以显著地 改变该锁相环电路的性能。传统环路滤波器中的电阻器技术会造成电路的不稳定、较高抖 动或者错误跟踪。在不具有电阻器技术的传统环路滤波器中，该环路滤波器设计必须包括 用来在闭环响应中产生零的某些其他装置。响应中的零源自于在该闭环响应中不具有过冲 (overshoot)或峰值，以确保稳定操作。此要求会给设计增添复杂性，而且可能具有其他显 著的工艺敏感性。说明性实施方式的锁相环电路中的环路滤波器通过对环路滤波器中的 主FET进行偏置以便操作为精密FET电阻器而解决了这些问题。该精密FET电阻器继而用 于设置从FET的DC操作点或偏置点，该从FET与具有任意电压Vcap的滤波电容器串联。 该任意电压Vcap利用高输入阻抗、高增益和低输出阻抗运算放大器进行缓冲，以产生电压 Vbuf,电压Vbuf具有实际上与该任意电压Vcap相同的电势。由于该运算放大器具有低输 出阻抗和低输入偏移电压，则节点Vbuf充当精密FET电阻器的虚拟接地。该精密FET电阻 器和从FET的栅极到源极电压Vgs实际上是相同的。
电阻器的电阻可能取决于电阻器的尺寸。与具有较大面积维度或占据较大芯片面 积的传统电阻器相比，创建在锁相环电路中的环路滤波器中使用的精密FET电阻器，允许 了在芯片上较小的面积中实现高精度。另外，在环路滤波器中不使用集成电阻器而代之以 使用精密FET电阻器允许实现较低的电容，因为电容是使用片上电阻器的限制之一。环路 滤波器中的精密FET电阻器还允许获得电阻率和温度的较宽松公差。这些较宽松的公差是 有益的，因为传统集成电阻器的电阻率和温度的较大变化可以使集成电路设计要么成功要 么失败。说明性实施方式中的环路滤波器还可以用在不具有任何电阻器的CMOS工艺中，因 为该环路滤波器利用场效应晶体管创建了电阻器。现在转到附图，图2A和图2B是示出了场效应晶体管的已知三极管特性的图示。具 体而言，图2A和图2B示出了场效应晶体管在操作的“线性”区或三极管区中的行为。公知 的是，当在操作的三极管区202中操作晶体管时，该晶体管可以展现出电阻器的特性。操作 的三极管区202是这样的区域，在该区域中，漏极到源极电压(Vds)的值小于晶体管的栅极 电压(Vgs)的值减去阈值电压(Vt)(未示出)，或者说，Vds < Vgs-Vt。Vt代表场效应晶体 管开始导通的电压。该图的竖轴代表向晶体管提供的漏极电流(Id)204，而该图的横轴代 表晶体管的漏极到源极电压(Vds)206。当晶体管在三极管区202中操作时，每个栅极电压 (Vgsl 208、Vgs2 210、Vgs3 212，其中 Vgs3 > Vgs2 > Vgsl)都与向晶体管提供的电流(Id 204)具有线性关系。图2B示出了在晶体管操作于图2A中的三极管区202中时，栅极电压(Vgsl 208、 Vgs2 210、Vgs3 212)与漏极电流(Id 204)的线性关系。由于晶体管在三极管区中操 作，所以该晶体管展示出电阻器的特性。作为结果的晶体管电阻可以通过改变栅极电压 (Vgsl208、Vgs2 210或Vgs3 212)的值来进行调整，尤其是在漏极到源极电压Vds 206为 低时(Vds << Vgs-Vt)。图3是已知精密FET电阻器电路的示意图。在图3中，主场效应晶体管被示出为 以这样的方式进行偏置，以便具有与精密集成电阻器相同的特性。另外，该偏置还用于控制 与该主场效应晶体管匹配的一个或多个其他从场效应晶体管。已知的精密FET电阻器电路 的示例在 1989 年 9 月 19 日授权的、题目为“CMOS Integrated CircuitHaving Precision Resistor Elements”的美国专利4，868，482中有所描述。电路300包括电流源，其向外部电阻器Rext 304提供参考电流Ix 302，以产生参 考电压Va 306。单独的电流源Ix 308与参考电流Ix 302匹配，并向晶体管Qr 310的漏极 提供电流。晶体管Qr 310在漏极处产生电压Vb 312。高增益运算放大器(opamp)314用于 向Qr 310的栅极提供负反馈，使得参考电压Va 306等于电压Vb 312，且晶体管Qr 310的 有效漏极到源极电阻将等于外部电阻器Rext 304的值。电路300还包括多个晶体管Ql 316到Qn 318。由于多个晶体管Ql 316到Qn318的栅极连接至晶体管Qr 310的栅极，所以多个晶体管Ql 316到Qn 318由运算放大器 (opamp)314激励。晶体管Q1316到Qn 318的栅极长度和沟道宽度可以与晶体管Qr 310的 栅极长度和沟道宽度相同，或者晶体管Ql 316到Qn 318的栅极长度和沟道宽度可以按某 个比例与晶体管Qr 310的栅极长度和沟道宽度相关。因此，晶体管Ql 316到Qn 318的电 阻值可以被精确地控制为与晶体管Qr 310的电阻相等，或者是晶体管Qr 310的电阻的任 何倍数或约数。由此，晶体管Qr 310和晶体管Ql 316到Qn 318 二者可以具有与精密集成电阻器相同的特性。图4是已知锁相环(PLL)电路的示意图。锁相环电路(PLL)是这样一个电路，其 生成被锁定到输入信号或“参考”信号的频率上的信号。该电路将振荡器生成的输出信号 与参考信号进行比较，并且自动地增大或减小输出信号的频率直到该输出信号的相位与参 考信号的相位同步或匹配为止。锁相环电路用于各种同步目的，包括信号解调、频率合成和 信号的恢复。在此说明性示例中，传统锁相环电路400是模拟锁相环，其包括相频检测器 (PFD) 402、充电泵404、环路滤波器406和压控振荡器(VCO) 408。相频检测器(PFD)402确定反馈输出信号410(在锁相环电路400中生成，并反馈到相频检测器(PFD) 402)和参考信号412 (来自参考时钟(refclk)413)是否异相。如果反 馈输出信号和参考信号之间的频率差异过大，则反馈输出信号的频率不能锁定到参考信号 的频率。因此，相频检测器(PFD) 402输出校正控制信号416，以控制振荡器并调整反馈输出 信号的频率以便将时钟信号同步，从而使得反馈输出信号与参考信号之间的相位变为零。 反馈输出信号的频率继而能够锁定到参考信号的频率。充电泵404使用来自电流参考电路(IREF 414)的输入电压信号来生成电流。基 于参考信号412与反馈输出信号410之间的相位和频率关系来调节这些电压信号。例如， 如果反馈输出信号410落后于参考信号412，则相频检测器(PFD)402指示充电泵404改变 IREF414电压信号，以加速压控振荡器408。相反，如果反馈输出信号410提前于参考信号 412，则相频检测器(PFD)402指示充电泵404改变IREF 414电压信号，以减缓压控振荡器 408。压控振荡器408响应于来自充电泵404的控制电压而改变其频率。压控振荡器 408产生锁相环电路400的输出信号。该输出信号反馈到相频检测器(PFD)402。相频检测 器(PFD)402、充电泵404、环路滤波器406和压控振荡器(VC0)408 —起操作以使得反馈输 出信号410最终与输入至锁相环电路400的参考信号412同步。从相频检测器(PFD) 402向环路滤波器406提供控制信号。在相频检测器(PFD) 402 将反馈输出信号410的频率与参考时钟信号412进行比较时，向环路滤波器406提供该控 制信号。通常，环路滤波器406是连接至滤波电容器418的低通滤波器。该低通滤波器以这 样的方式进行布置，以使来自充电泵404的突变控制输入变得平滑。由此，低通滤波器406 从相频检测器(PFD) 402接收控制信号，并向压控振荡器408提供经过平滑的或经过平均的 控制信号416。在此传统锁相环电路的示例中，充电泵404、环路滤波器406、电流参考电路IREF 414和滤波电容器408被圈出。如果CMOS工艺具有可用的电阻器技术，则可以如所示来实 现环路滤波器406。然而，对于传统锁相环电路而言，电阻器的寄生电容可以显著地改变该 锁相环的性能，并且会造成高抖动、错误追踪或不稳定。如果CMOS工艺不具有适当的电阻 器技术，则该锁相环电路设计必须包括用于在反馈输出信号和参考信号(例如，前馈)之间 创建零的某些其他装置，这会增添复杂性并且可能具有其他显著的工艺敏感性。图5是根据说明性实施方式的、具有精密电阻器的示例性锁相环(PLL)环路滤波 器的示意图。PLL环路滤波器500示出了场效应晶体管可以如何操作为精密电阻器，从而 即使针对该锁相环电路中的较大参考电阻也能够允许足够的电阻匹配。利用PLL环路滤波 器500实现了以下期待的特性允许在锁相环电路设计的较小面积中实现较大的电阻值，并同时允许较好的频率精度和准确度。PLL环路滤波器500替代于图4中的传统环路滤波 器406而被使用。在PLL环路滤波器500的偏置网络中，电阻器R 502是参考精密电阻器。参考精 密电阻器R 502可以使用由η位506控制的多路复用器(MUX)504进行调节。电流源向参 考精密电阻器R 502提供参考电流Ix 508，以产生参考电压Va 510。尽管内部参考精密电 阻器R 502示出在PLL环路滤波器500中，但是在备选实施方式中，可以使用外部参考精度 电阻器来提供参考电压Va 510。
单独的电流源Ix 512与参考电流Ix 508匹配，并且向η型场效应晶体管(NFET) Qr 514的漏极提供电流。NFET Qr 514在该漏极处产生电压Vb 516。高增益运算放大器(opamp) 518用于向NFET Qr 514的栅极提供负反馈，使得参考 电压Va 510等于电压Vb 516，以及NFET Qr 514的有效漏极到源极电阻(Rds)将等于多路 复用器504选择的参考电阻器R 502的值。电阻器的电阻与电阻器的长度L和电阻器的沟道宽度成比例。在一个示例性实施 方式中，NFET Qr 514的沟道宽度与长度比(W/L)是Wr/Lr。诸如NFET Qf 520之类的附加 晶体管可以作为从器件连接至主精密NFET电阻器Qr 514。NFET Qf 520的沟道宽度与长 度比为Wf/Lf，其中，Wf/Lf = (Wr/Lr)/N，其中N是正实数。在此示例中，NFET Qf 520的有 效漏极到源极电阻(Rds)是精密电阻NFET Qr 514值的N倍。为了作为精密电阻器而加以 操作，NFET Qf 520的漏极必须位于三极管区中，由此NFET Qf 520的漏极限制在用于该器 件的适当电压范围。同样地，作为从器件连接至精密电阻器Qr 514的任何附加NFET的漏 极必须不能超过会把该器件移出三极管区的电压。由此，PLL环路滤波器500操作以便用这样的方式对NFET Qr514进行偏置，从而 允许NFET Qr 514的电阻等于参考电阻器R 502或者等于其某个倍数，从而使得NFET Qr 514能够在PLL环路滤波器500中操作为精密电阻器。电阻器R 502的特性中的任何改变 (诸如，由温度引起的电阻增大)将引起参考电压Va 510作出相应改变。因此，PLL环路电 路500迫使电压Vb 516跟踪参考电压Va 510的改变。另外，精密电阻器NFET Qr 514用于设置NFET Qf 520的DC操作点或偏置点，以 使得NFET Qf 520与滤波电容器522串联。滤波电容器522用于向高输入、高增益和低输 出阻抗运算放大器(opamp) 526提供任意电压Vcap 524。滤波电容器522与图4中的滤波 电容器418相同。由于NFET Qr 514的漏极到源极阻抗与NFET Qf 520的漏极到源极阻抗相等，所 以它们的栅极到源极电压(Vgs)必定相等。由于它们的栅极已经连在一起，所以它们的 源极必定处于相同电势，因为它们的栅极到源极电压相等。在PLL操作期间，电容器电压 Vcap524实际上可以是供电轨之间的任何DC值，因此opamp 526用来复制电压Vcap 524而 不扰乱或改变Vcap 524。来自滤波器电容522的电压Vcap 524利用高输入、高增益和低输 出阻抗运算放大器518进行缓冲，以创建电压Vbuf 528。电压Vbuf 528的电势实质上与电 压Vcap 524的电势相同。由此，Vbuf 528等于Vcap 524，并且NFET Qr 514的栅极到源极电压等于NFET Qf 520的栅极到源极电压，从而允许NFET Qr 514和NFET Qf 520的漏极到源极阻抗相等。由 于NFET Qr 514的漏极到源极电压(Vb 516-Vbuf 528)必须跟踪并且等于参考精密电阻器R 502上的电压(Va 5IO-Vbuf 528)，以便具有与参考精密电阻器R502相同的电阻(利用 opamp 518来完成)，所以Vbuf 528也被施加到参考精密电阻器R 502的底部。以此方式， 电容器电压Vcap 524用于对Qr 514、NFET Qf 520和参考精密电阻器R 502进行偏置，充 当虚拟接地。图6是根据说明性实施方式的、具有精密电阻器和串叠的锁相环滤波器的示意 图。具体而言，图6示出了精密FET电阻器可被如何串叠，以便在不将FET移出操作的三极 管区的前提下可以容忍较大的信号摆幅。换言之，如果电路期待较大范围的漏极到源极电 压(Vds)，则环路滤波器中的场效应晶体管可以堆叠在彼此之上(串叠)，从而扩展了漏极 电流(Id)在其上相对于Vds是线性的范围(并由此扩展了三极管区)。电路600包括电流源，其向参考电阻器R2 604提供参考电流1x2602，以产生参考 电压Va2 606。尽管在此示例中将参考电阻器R2 604示出为处于片上，但是参考电阻器R2 604可以备选地位于片下，或者可以使用类似于图5中的多路复用器504的多路复用器结 构。电流源1x2 608与参考电流1x2 602匹配，并向NFET Qr2 610提供电流。NFET Qr2 610在漏极处产生电压Vb2 612。高增益运算放大器614向NFET Qr2 610提供负反馈，使 得参考电压Va2 606等于电压Vb2612，以及NFET Qr2 610的有效漏极到源极电阻将等于电 阻器R2604的值。同样地，向参考电阻器Rl 618提供参考电流源Ixl 616，以产生参考电压Val 620。电流源Ixl 622与参考电流Ixl 616匹配，并向NFET Qrl 624提供电流。NFET Qrl 624在漏极处产生电压Vbl 626。高增益运算放大器628向NFET Qrl 624提供负反馈，使 得参考电压Val 620等于电压Vbl 626，以及NFET Qrl 624的有效漏极到源极电阻将等于 电阻器Rl 618的值。NFET Qr2 610 用于设置 NFET Qf2 630 的 DC 操作点。同样地，NFET Qrl 624 用于 设置NFET Qfl 632的DC操作点。NFET Qfl 632向高输入、高增益和低输出阻抗运算放大 器634提供电压，以创建电压Vbuf 636。由于运算放大器634具有低输出阻抗，所以Vbuf 636充当精密电阻器NFET Qr2 610的虚拟接地。由此，NFET Qr2 610和NFET Qf2 630的 栅极到源极电压(Vgs)电压实际上相同。NFET Qf2 630 和 NFET Qfl 632 的串叠扩展了 Vds 的范围，因为 NFET Qfl 632 位 于针对电压1的较小范围的三极管区中，而NFETQf2 630位于针对电压2的较小范围的三 极管区中。针对串叠的NFETQf2 630和NFET Qfl 632能够实现比Vl和V2自身都要大的 电压范围V3(V3 = V2+V1)，因为该串叠级保持在V3 = V2+V1的三极管区中。以上描述的电路是集成电路芯片设计的一部分。该芯片设计利用图形化计算机编 程语言创建，并存储在计算机存储介质中(诸如，盘、带、物理硬盘或诸如存储访问网络中 的虚拟硬盘)。如果设计者不制造芯片或用于制造芯片的光刻掩膜，则该设计者可以借助于 物理装置(例如，通过提供存储该设计的存储介质的拷贝)或电子地(例如，通过因特网) 直接或间接向这些实体传输作为结果的设计。所存储的设计继而转换成适当的格式(例 如，GDSII)以用于制造光刻掩膜，其通常包括将在晶片上形成的正在讨论的芯片设计的多 个拷贝。光刻掩膜被用来定义晶片(和/或其上的层)将被蚀刻或以其他方式进行处理的 区域。出于说明和描述的目的给出了本发明的描述，但是其并不意在是穷举的或者限制于所公开形式的发明。对于本领域普通技术人员而言，很多修改和变化是显而易见的。实 施方式被选择且描述以便最好地解释本发明的原理和实际应用，并且使得本领域中的其他 普通技术人员能够理解本发明，在将特定使用纳入考 虑时，可以对各种实施方式作出各种 修改。
权利要求
一种锁相环电路中的环路滤波器，所述环路滤波器包括参考精密电阻器；第一场效应晶体管和第二场效应晶体管，其中所述第一场效应晶体管的栅极连至所述第二场效应晶体管的栅极；以及滤波电容器，其连接至所述第一场效应晶体管，以产生电容器电压，其中，向所述第一场效应晶体管的源极、所述第二场效应晶体管的源极以及向所述参考精密电阻器的底部施加所述电容器电压充当虚拟接地，其中，所述滤波电容器生成的所述电容器电压设置所述第二场效应晶体管的偏置点，使得所述第二场效应晶体管包括集成精密电阻器的特性；以及其中，向所述第一场效应晶体管的栅极施加所述第二场效应晶体管生成的预定电压，以设置所述第一场效应晶体管的偏置点，使得所述第一场效应晶体管包括集成精密电阻器的特性。
2.根据权利要求1所述的环路滤波器，其中所述第一场效应晶体管的所述偏置点被设 置，以使所述第一场效应晶体管的漏极到源极电阻实质上等于所述参考精密电阻器的电阻 或等于其倍数。
3.根据权利要求1所述的环路滤波器，进一步包括参考电流，其被提供给所述参考精密电阻器以产生参考电压； 电流，其被提供给所述第二场效应晶体管的漏极以产生漏极电压；以及 运算放大器，用于接收所述参考电压以及用于向所述第二场效应晶体管的栅极提供负 反馈，使得所述第二场效应晶体管的所述漏极电压实质上等于所述参考电压；其中所述第二场效应晶体管的漏极到源极电阻实质上等于所述参考精密电阻器的电 阻或者等于其倍数，以及其中向所述第一场效应晶体管的栅极施加的、以用于设置所述第一场效应晶体管的偏 置点的预定电压是所述第二场效应晶体管的栅极电压。
4.根据权利要求3所述的环路滤波器，进一步包括 第二运算放大器；其中所述滤波电容器向所述第二运算放大器提供所述电容器电压，以产生经过缓冲的 电压，其中所述经过缓冲的电压具有与所述电容器电压实质上相同的电势；以及其中所述第二运算放大器用于接收所述电容器电压以及用于向所述第二场效应晶体 管的源极提供负反馈，使得所述第一场效应晶体管的栅极到源极电压实质上等于所述第二 场效应晶体管的栅极到源极电压。
5.根据权利要求3所述的环路滤波器，其中所述参考精密电阻器利用受控于n位的多 路复用器来进行调节。
6.根据权利要求3所述的环路滤波器，其中所述参考精密电阻器是所述锁相环电路外 部的电阻器。
7.根据权利要求3所述的环路滤波器，其中所述锁相环电路不包含电阻器技术。
8.根据权利要求3所述的环路滤波器，其中所述第一场效应晶体管的沟道长度、沟道 宽度与所述第二场效应晶体管的沟道长度、沟道宽度相同，或者是所述第二场效应晶体管 的沟道长度、沟道宽度的倍数。
9.根据权利要求3所述的环路滤波器，其中与所述参考精密电阻器相比，所述第一场 效应晶体管和所述第二场效应晶体管具有更小的面积、更低的电容，以及更高的频率能力。
10.根据权利要求3所述的环路滤波器，其中所述第一场效应晶体管和所述第二场效 应晶体管使得所述环路滤波器增大其电阻率和温度的公差。
11.根据权利要求1所述的环路滤波器，进一步包括一个或多个附加的场效应晶体管，其串叠在所述第一场效应晶体管上，以扩展所述环 路滤波器的漏极到源极电压。
12.—种锁相环电路，包括相频检测器，用于确定参考信号与所述锁相环电路生成的反馈输出信号之间的相位关系；充电泵，其连接至所述相频检测器，用于基于所述参考信号和反馈输出信号之间的所 述相位关系来生成电流；环路滤波器，用于根据所述充电泵提供的所述电流来生成平均控制信号； 以及压控振荡器，用于在从所述环路滤波器接收所述平均控制信号后生成用于所述锁 相环电路的输出信号；其中所述环路滤波器进一步包括 参考精密电阻器；参考电流，其被提供给所述参考精密电阻器，以产生参考电压； 第一场效应晶体管和第二场效应晶体管，其中所述第一场效应晶体管的栅极连至所述 第二场效应晶体管的栅极；第一电容器，其连接至所述第一场效应晶体管以产生电容器电压； 电流，其被提供给所述第二场效应晶体管的漏极以产生漏极电压；以及 运算放大器，用于接收所述参考电压以及用于向所述第二场效应晶体管的栅极提供负 反馈，使得所述第二场效应晶体管的所述漏极电压实质上等于所述参考电压，其中向所述第一场效应晶体管的源极、所述第二场效应晶体管的源极以及向所述参考 精密电阻器的底部施加所述电容器电压充当虚拟接地，其中，所述第二场效应晶体管的漏极到源极电阻实质上等于所述参考精密电阻器的电 阻或等于其倍数，以及其中，向所述第一场效应晶体管的栅极施加所述第二场效应晶体管的栅极电压，以设 置所述第一场效应晶体管的偏置点，使得所述第一场效应晶体管包括集成精密电阻器的特 性。
13.一种用于在锁相环电路中的环路滤波器中提供参考精密电阻器的方法，所述方法 包括提供参考精密电阻器；提供第一场效应晶体管和第二场效应晶体管，其中所述第一场效应晶体管的栅极连至 所述第二场效应晶体管的栅极；提供滤波电容器，其连接至所述第一场效应晶体管，以产生电容器电压，以及 向所述第一场效应晶体管的源极、所述第二场效应晶体管的源极以及向所述参考精密 电阻器的底部施加所述电容器电压以充当虚拟接地，使用所述电容器电压设置所述第二场效应晶体管的偏置点，使得所述第二场效应晶体 管包括集成精密电阻器的特性；以及向所述第一场效应晶体管的栅极施加所述第二场效应晶体管生成的预定电压，以设 置所述第一场效应晶体管的偏置点，使得所述第一场效应晶体管包括集成精密电阻器的特 性。
14.根据权利要求13所述的方法，其中所述偏置点被设置，以使所述第一场效应晶体 管的漏极到源极电阻实质上等于所述参考精密电阻器的电阻或等于其倍数。
15.根据权利要求13所述的方法，进一步包括提供参考电流，其被提供给所述参考精密电阻器以产生参考电压； 提供电流，其被提供给所述第二场效应晶体管的漏极以产生漏极电压；以及 提供运算放大器，用于接收所述参考电压并且用于向所述第二场效应晶体管的栅极提 供负反馈，使得所述第二场效应晶体管的漏极电压实质上等于所述参考电压；其中所述第二场效应晶体管的漏极到源极电阻实质上等于所述参考精密电阻器的电 阻或者等于其倍数，以及其中向所述第一场效应晶体管的栅极施加的、以用于设置所述第一场效应晶体管的偏 置点的预定电压是所述第二场效应晶体管的栅极电压。
16.根据权利要求15所述的方法，进一步包括 提供第二运算放大器；其中所述滤波电容器向所述第二运算放大器提供所述电容器电压，以产生经过缓冲的 电压，其中所述经过缓冲的电压具有与所述电容器电压实质上相同的电势；以及其中所述第二运算放大器用于接收所述电容器电压以及用于向所述第二场效应晶体 管的源极提供负反馈，使得所述第一场效应晶体管的栅极到源极电压实质上等于得所述第 二场效应晶体管的栅极到源极电压。
17.根据权利要求15所述的方法，其中所述锁相环电路不包含电阻器技术。
18.根据权利要求15所述的方法，其中所述第一场效应晶体管的沟道长度、沟道宽度 与所述第二场效应晶体管的沟道长度、沟道宽度相同，或者是所述第二场效应晶体管的沟 道长度、沟道宽度的倍数。
19.根据权利要求15所述的方法，其中与所述参考精密电阻器相比，所述第一场效应 晶体管和所述第二场效应晶体管具有更小的面积、更低的电容，以及更高的频率能力。
20.根据权利要求13所述的方法，进一步包括将一个或多个附加的场效应晶体管串叠在所述第一场效应晶体管上，以扩展所述环路 滤波器的漏极到源极电压。
全文摘要
一种锁相环电路中的环路滤波器，包括参考精密电阻器；第一FET和第二FET，其中所述第一FET的栅极连至所述第二FET的栅极；以及滤波电容器，其连接至所述第一FET，用于产生电容器电压。向第一FET的源极、第二FET的源极和参考精密电阻器的底部施加电容器电压充当虚拟接地。滤波电容器生成的电容器电压设置第二FET的偏置点，使得第二FET包括集成精密电阻器的特性。向第一FET的栅极施加第二FET生成的预定电压，以设置第一场FET的偏置点，使得第一FET包括集成精密电阻器的特性。
文档编号H03H11/48GK101836359SQ200880113131
公开日2010年9月15日 申请日期2008年9月26日 优先权日2007年10月24日
发明者D·W·伯尔斯特勒, 齐洁明 申请人:国际商业机器公司