专利名称：一种现场可编程逻辑阵列的通用互连盒结构及建模方法
技术领域：
本发明属于可编程器件结构技术领域，具体涉及一种现场可编程逻辑阵列(FPGA) 的通用互连盒(GRB)结构。
背景技术：
随着半导体工艺技术的快速发展，传输管的成本变得“微乎其微”而一次性工程 费用(non-recurring engineering, NRE)对于 ASIC (Application SpecificIntegrated Circuits)产品来说愈来愈昂贵。与传统的ASIC产品相比，FPGA(FieldProgrammable Gate Array)具有以下特点灵活性，低NRE和验证成本，开发周期短和生命周期长。即使对于客 户终端产品，FPGA也已经成为了一种重要的实现媒介。FPGA由可编程输入输出(Input and Output, 10)，可编程逻辑块 (ConfigurableLogic Block, CLB)和可编程互连(Routing Interconnect)组成。可编程 逻辑块一般通过连接盒(Connection Block,CB)与可编程互连相连。传统的可编程互连资 源通常都是由水平互连资源和垂直互连资源组成，相互之间通过开关盒(SwitchBl0Ck，SB) 连接。随着FPGA的规模愈来愈大，对FPGA的速度性能要求也愈来愈高，传统的互连资源已 经成为了速度提升的瓶颈。这是因为传统的互连结构把互连资源划分为水平互连资源和垂 直互连资源，而应用中需要互连的两个逻辑单元往往不在一条水平或者垂直线上，因此不 管这两个逻辑单元距离多近，连接这两个逻辑单元至少都要经过一个可编程开关，这样对 FPGA的速度影响非常大。为了解决上述问题，美国XLINX公司提出了直接互连概念(directcormection)， 其主要思想就是增加一种叫直接互连的互连资源，可以直接连接一个逻辑单元旁边的8个 逻辑单元，而不需要经过可编程开关，这样能够加快一些临近距离连线的速度。现有技术(文献[2])公开了一种connection-switch box(CSB)结构。但其对于 内部的逻辑引脚和10管脚采用同样的连接模式，同时并不能确定这种模式是否是最优的。与本发明相关的参考文献有[l]Xilinx corporation,"Virtex-II Pro and Virtex-II Pro X Platform FPGAs :CompIeteData Sheet，，，2005[2] Zhou, C. L. ， Cheung, R. ， and Wu, Y. -L. What if Merging Connection and SwitchBoxes—an Experimental Revisit on FPGA Architectures, IEEE InternationalConference on Communications, Circuits and Systems,2004,1295-1299[3]Betz, V. , Rose J. , and Marquardt, A. Architecture and CAD for Deep-SubmicronFPGAs. Boston,Kluwer Academic Publishers, 1999,51-103.中文版王伶 俐，杨萌，周学功，“深亚微米FPGA结构与CAD设计”，电子工业出版社，2008年11月[4] Y. M. Chang, D. F. Wong, and C. K. Wong, Universal Switch Modules for FPGADesign. ACM Trans. On Design Automation of Electronic Systems,1996,80—101[5]M. Shyu, G. M. ffu, Y. D. Chang et al, Generic Universal Switch Blocks,IEEETrans. On Computers,2000,348-359[6]H. Fan, J. Liu, Y. L. WU et al, General Models and a Reduction Design Techiniquefor FPGA Switch Box Designs. IEEE Trans. On Computers,2003,21-30
发明内容
本发明的目的在于提出一种提高电路性能的现场可编程逻辑阵列(FPGA)的通用 互连盒(GRB)结构。本发明GRB结构提供了水平互连资源与垂直互连资源之间的连接，和CLB/I0B同 互连资源的连接以及CLB/I0B管脚之间的直接连接。本发明提出了如下所示的通用互连盒结构Fc input = (0. 25，0. 25，0. 25，0. 25)；Fc output = (0. 25，0. 25，0. 25，0. 25)；Fc pad = (0. 5,0,0,0)；Fc_output_with_lb_input 一 0. 5 ；Fc—0utput—with—pad—input ·结合附图，对本发明做详细说明“经典对称式” FPGA互连资源包括开关盒(Switching Box, SB)，连接盒 (Connecting Box, CB)以及互连线段。如图1 (a)，CB将可编程逻辑单元(LogicBlock, LB) 或者输入输出单元(lnput\0utput Block, Ι0Β，为简洁起见，图中未显示IOB)的管脚连接 到互连线段，SB则连接不同的互连线段。本发明引入“快线”结构，使不同的LB\I0B的引脚 通过通用互连盒(General Routing Block, GRB)直接相连。如图1 (b)，GRB是一系列编程 开关的阵列，通过这些开关可以将不同位置的金属线段或者LB\I0B的引脚相连。GRB的布线结构定义为一个有向图G= (V, E)，其中V表示节点集合，E表示边的 集合。同VPR中布线资源图[3]的概念类似，所有逻辑引脚和布线轨道是V的成员，所有 的布线开关组成了集合E。假设LB包含η个逻辑引脚和W条布线轨道，那么每个逻辑引脚 表示为节点Vpi，Vtj, k表示GRB第j方向上的第k条轨道，其中1 < i < n，1 < j < 4， 1 假设GRB有4边，仅有一种布线轨道类型，且所有的布线开关都是传输管。本 发明中，为了简便又不失正确性，(b)并没有显示边的方向。GRB的编号以一个布线节点为 参考对象，该节点所在的布线节点标号为方向1。与其相对，右边和左边分别为方向2，3，4。 当考虑(b)中节点“A”和“B”，其编号如图所示。(a)显示了 VI^R中的CB\SB结构使用GRB方式的结果，逻辑引脚仅能与相同边上 的轨道相连。由于线网之间的连接已经具有良好的定义，如Disioint，Universal [4] [5]， HUSB[6]和Wilton结构，并没有显示在图中。文献[2]提出的CSB结构如(b)，逻辑引脚除 了不能与它同边的轨道相连，其他方向都可以。在(c)中，假设Vp2是输出引脚，它可以直 接连接Vpl，Vp3和Vp4。同时也没有如(b)中限制不能连接同方向上轨道的限制，可以看 到VPR中CB\SB的结构以及文献[2]中CS-box的结构是GRB结构的两种特殊情况。GRB结构可以通过以下参数确定(1). F。input，拥有四个元素的元组，(fcl, fc2, f。3，fc4)，fci表示一个输入引脚能够连 接GRB第i边上线段的比例，其中0彡1，1彡i彡4。
(2). F。。utput，拥有四个元素的元组，(fcl, fc2, f。3，fc4)，fci表示一个输出引脚能够连 接GRB第i边上线段的比例，其中0彡1，1彡i彡4。(3). F。pad，拥有四个元素的元组，(fcl, f。2，f。3，fc4)，fci表示一个IO管脚能够连接 GRB第i边上线段的比例，其中0彡fei彡1，1彡i彡4。(4). F。。utput with lb input，该参数描述了 “快线”连接的灵活性，表示对于一个逻辑块 输出引脚能够驱动所有其邻接模块的输入引脚的比例。例如，Fcoutputwithlbinput = 1”表示一个逻辑块的任意输出引脚都可以驱动其邻接的逻辑 块的所有输入引脚。(5) · Fc output with padjnput,与 F。。utput with lb input 类似，该参数表示了一个逻辑块输出引 脚能够驱动所有邻接IO管脚的比例。如，假设Vp2是逻辑输出引脚，Vpl，Vp3和Vp4是输入引脚。(a)，因为所有的逻辑引脚 都只能与同边的轨道相连，F。—input和F。。utput都是(1，0，0，0)。而由于没有“快线”，F。。utput with—ib—input 为 0° 在(b)中,Fc input 禾口 Fc—。utput 者β是(0,0. 25,0. 25,0. 25),而 Fc output with lb input 为 0。类似地，在(c) Fc input % (0，0.25，0.25，0.25)，而？。__为(0. 25，0. 25，0. 25， 0.25)。而由于输出引脚Vp2能够连接所有邻接模块的输入引脚Vp3，Vpl and Vp4, Fc output with_
lb_input 值为1。为了得到有效的GRB结构，上述参数由以下步骤确定(1).运行VPR，比较参数不同情况下电路性能的区别并同VPR中CB/SB结构下的
电路性能相比较，确定F。—input，F。—。utput。(2).在(1)的基础上，确定“快线”所占的比例，即F。。utput with lb input的值。(3).基于上述的结果，设定最优的IO引脚数，即
Fc_pad 禾口 output—with_pad—input 的值。本发明GRB结构不仅提供了水平互连资源与垂直互连资源之间的连接，也提供了 CLB/I0B同互连资源的连接以及CLB/I0B管脚之间的直接连接。与现有技术普遍使用的VPR 工具所描述CB/SB布线结构以及CS-box结构相比，本通用开关盒能够更好地提高FPGA性 能。实验结果表明，具有GRB结构的FPGA同CB/SB结构FPGA相比，在增加10. 9%的开关使 用情况下，能得到17. 5%性能上的优化。为了便于理解，以下将通过具体的附图和实施例对本发明的进行详细地描述。需 要特别指出的是，具体实例和附图仅是为了说明，显然本领域的普通技术人员可以根据本 文说明，在本发明的范围内对本发明做出各种各样的修正和改变，这些修正和改变也纳入 本发明的范围内。
图1 (a)经典FPGA的基本互连结构(b) GRB结构。图 2 (a) CB\SB 结构(b) CS-box 结构(c) GRB 结构。
具体实施例方式实施例1在VPR工具中添加了对GRB结构的设置，实验中所有通道中只含有一倍线，开关 盒采用Wilton结构，其他采用VPR的默认设置。对结果的分析主要考察布通电路后所占用的通道宽度，关键路径的延时以及使用到的布线开关数。“CW”表示布通电路所需的通道 数，，，CP”表示关键路径的延时，“SN”表示布通电路所使用的开关数。小的”CW"及”CP”值 说明电路性能的优化。确定各参数的步骤，如下述(1).运行VPR，比较参数不同情况下电路性能的区别并同VPR中CB/SB结构下的 电路性能相比较，选择最优的F。—input，F。—。utput。实验表明当均衡的分配四个元素时，即F。—input 和F。。utput的值为(0. 25，0. 25，0. 25，0. 25)能够达到较好的效果。(2).在确定 TFc
input ‘ output 的基础上，同样的原贝丨J设定参数Fc—output—with—lb—input。实 验表明当设定F。。utput with lb input值为0. 5时，与CB/SB结构下的电路性能相比，至少有7%的 提尚。(3).根据性能优化的要求设定Fejad和Fc
output_with_pad_input°
实验表明，"Fcjjad = (1,
0,0,0) ”时性能上仅比 Fcujad = (0.5,0,0,0) ”的情况下，提高了 0. 2%。同样，F。。utput with pad input从0到1增加的过程中，对性能影响没有明显变化。因此，本发明提出了如下所示的通用互连盒结构Fc input = (0. 25，0. 25，0. 25，0. 25)；Fc output = (0. 25，0. 25，0. 25，0. 25)；Fc pad = (0. 5,0,0,0)；Fc_output_with_lb_input 一 0. 5 ；Fc_output_with_pad_input — ·
权利要求
一种现场可编程逻辑阵列的通用互连盒结构，其特征在于其结构由以下参数确定(1).Fc_input，拥有四个元素的元组，(fc1，fc2，fc3，fc4)，fci表示一个输入引脚能够连接GRB第i边上线段的比例，其中0≤fci≤1，1≤i≤4；(2).Fc_output，拥有四个元素的元组，(fc1，fc2，fc3，fc4)，fci表示一个输出引脚能够连接GRB第i边上线段的比例，其中0≤fci≤1，1≤i≤4；(3).Fc_pad，拥有四个元素的元组，(fc1，fc2，fc3，fc4)，fci表示一个IO管脚能够连接GRB第i边上线段的比例，其中0≤fci≤1，1≤i≤4；(4).Fc_output_with_lb_input，该参数描述“快线”连接的灵活性，表示对于一个逻辑块输出引脚能够驱动所有其邻接模块的输入引脚的比例；(5).Fc_output_with_pad_input，与Fc_output_with_lb_input类似，该参数表示了一个逻辑块输出引脚能够驱动所有邻接IO管脚的比例。
2.一种现场可变成逻辑阵列的通用互连盒结构，其特征在于其参数由以下步骤确定(1).在VPR工具中添加了对GRB结构的设置然后运行，比较参数不同情况下电路性能 的区别并同VPR中CB/SB结构下的电路性能相比较，确定F。input，Fc output ；(2).在⑴的基础上，确定“快线”所占的比例，即F。—。utput—with—lb—input的值；(3).基于上述的结果，设定最优的IO引脚数，即Fc_pad 禾口 Fc—output_with_pad—input 的值。
3.根据权利要求1所述的现场可编程逻辑阵列的通用互连盒结构，其特征在于所述的 (4)中，Fc output withlb input = 1表示一个逻辑块的任意输出引脚都可以驱动其邻接的逻辑块 的所有输入引脚。
全文摘要
本发明属于可编程器件结构技术领域，具体涉及一种现场可编程逻辑阵列(FPGA)的通用互连盒(GRB)结构。本发明GRB结构不仅提供了水平互连资源与垂直互连资源之间的连接，也提供了CLB/IOB同互连资源的连接以及CLB/IOB管脚之间的直接连接。与现有技术普遍使用的VPR工具所描述CB/SB布线结构以及CS-box结构相比，本通用开关盒能够更好地提高FPGA性能。实验结果表明，具有GRB结构的FPGA同CB/SB结构FPGA相比，在增加10.9％的开关使用情况下，能得到17.5％性能上的优化。
文档编号H03K19/177GK101888240SQ20091005094
公开日2010年11月17日 申请日期2009年5月11日 优先权日2009年5月11日
发明者周学功, 来金梅, 王伶俐, 童家榕 申请人:复旦大学