专利名称：可选择位元组的快闪电可擦可编程只读存储器阵列的制作方法
技术领域：
本发明有关一种快闪电可擦可编程只读存储器(electrically-erasableprogrammable read-only memory，EEPROM)，尤指一种具有可选择群组的快闪电可擦可编程只读存储器。
(2)背景技术图1(a)是标准浮动栅穿隧氧化(floating gate tunnel oxide，FLOTOX)胞元20的剖面图，浮动栅穿隧氧化胞元20包括有复晶硅控制栅22(上面施加一控制电压VCG)、复晶硅浮动栅24、与n型区域32耦合的发射极端(有一发射极电压VS)、集电极端(有一集电极电压VD)、在两个n型区域28和30上方的另一复晶硅层26，这些元件在p型基板34上方组成一个选择晶体管。在两个复晶硅元件22和24(控制栅和浮动栅)间形成了一个复晶硅间介电区域38，复晶硅区域24和26分别形成了两个栅极介电区域40和44，而复晶硅元件24(浮动栅)的穿隧窗区域36则形成了穿隧介电区域42，因为控制栅22和浮动栅24有的形状特别，所以穿隧窗区域36的形成可以让电子穿过。
图1(b)是浮动栅穿隧氧化胞元20的符号表示法，其中浮动栅穿隧氧化晶体管46与选择晶体管48串联，在运作时，会开启选择晶体管48使浮动栅穿隧氧化晶体管46开始运作，还有一个集电极/发射极端50同时做为选择晶体管48的发射极端和浮动栅穿隧氧化晶体管46的集电极端。
如果要程序化浮动栅穿隧氧化存储胞元20，当选择栅端26被施加一正电压时，在控制栅22和集电极端30之间施加一个相当高的电压脉冲，高电压脉冲使得基板34内开始生成载子，并使得电子通过穿隧介电区域42，在浮动栅24内累积；相反地，如果要抹除存储胞元20，就要在栅极22和集电极端间施加一反向电压，这样在浮动栅24内的负电子会被集电极吸引而通过薄穿隧氧化层42。
抹除和程序化的操作是利用浮动栅24和硅基板34间发生的Fowler-Nordheim(F-N)穿隧机制，使载子穿过称为穿隧氧化层42的薄氧化层。穿隧窗36形成穿隧氧化层42的区域，较大的穿隧窗可以增加抹除/程序化运算的速度，但是会增加胞元尺寸，较薄的穿隧氧化区域42可以降低所需的穿隧电压，并减少抹除/程序化运算的时间，不过，这种存储胞元的制造比较困难，也要增加对于可靠度的考虑。
因此，浮动栅穿隧氧化胞元20要改进的地方包括长穿隧时间、高穿隧电压和长抹除时间。
图2(a)是另一种重要的非挥发性存储体-快闪存储体的剖面图，在快闪存储胞元60中，基板76内有沉积了一个集电极(62或64)和一个发射极(64或62)区域，在基板和集电极及发射极区域(62或64)的上方沉积了绝缘层66和68，在绝缘层66和68的上方沉积了一层浮动栅70，使浮动栅70与集电极或发射极区域(62或64)中的一个区域部分重叠，然后在浮动栅70上方沉积第二绝缘层72，在浮动栅70的上方沉积一层控制栅74，使其与不和浮动栅70重叠的另一区域(64或62)部分重叠。
图2(b)是以电路符号表示存储胞元60的表示法。
在抹除操作时，将集电极和发射极端62和64接地，另施加高电压于控制栅74，可以让浮动栅70内的电子穿隧到控制栅74，以抹除快闪存储胞元60，与图1(a)中浮动栅穿隧氧化胞元20的穿隧过程比较，在图2(a)中快闪存储胞元60的电子穿隧过程比较快，同时个别终端需要的电压也较低，另外，在施加大约14V的电压下，快闪存储胞元60的典型抹除时间小于1毫秒，经过修改及最适化存储胞元60的尺寸之后，可以更进一步改进抹除时间及/或(较低)电压。
如果要程序化存储胞元，则将控制栅74设定成几近开启状态(大约2V)，将离浮动栅70比较远的区域62所相接的终端接地，然后提供高电压给靠浮动栅70比较近的区域64所相接的终端，通常大约是12V，这时区域62内产生的电场是向着远离浮动栅70的方向，会使电子穿过通道区域，注入浮动栅70，而让栅极充电，使存储胞元60程序化，这个过程的电子流动被称做热载子注入法，在图中以箭头表示。
图3(a)显示存储阵列80，其内的数个内连线快闪存储胞元60以行列形式排列，快闪存储胞元60的连接方式是将靠近浮动栅70的终端当成发射极端，同一列存储胞元的控制栅74接到同一条的字元线(如WL0、WL1等)，列地址译码器82会因应一给定的列地址控制并操作字元线，同一列存储胞元的发射极端接到同一条的发射极线(如SL0、SL1等等)，发射极线同样是由列地址译码器82所控制及操作，同样地，同一行存储胞元的集电极端接到同一条的位元线(如BL0、BL1等)，行地址译码器84会相应一给定的行地址(Y-MUX是行地址线多路转换器)控制并操作位元线。在读取运算时，传感放大器86会放大信号，将其输出给输出缓冲器88；在程序化运算时，数据先储存在输入缓冲器90内，然后再通过行地址译码器84进行储存，为了要能正确地将数据写入存储胞元，在程序化步骤之前，要先抹除储存在同一列存储胞元中的数据，这是因为同一列存储胞元的控制栅接到同一条字元线，所以会被当作是同一个群组。比较一下，在使用快闪存储胞元的存储阵列中，存储胞元的修改必须要以大区块为单元(这里是指一整列)，而在使用浮动栅穿隧氧化胞元的存储阵列中，存储胞元的修改可以位元对位元为基础，当修改存储胞元是以大区块为单元时，一些不需要修改的数据还是要重新被写入存储阵列，这个过程不仅浪费时间也浪费电源。
图3(b)和图3(a)类似，差别处在于快闪存储胞元60的连接方式是将离浮动栅70比较远的终端当成发射极端，这种不同连接方式的结果详述如下。
表1A和表1B详列在抹除、程序化及读取运算时，列地址译码器82和行地址译码器84如何控制位元线、字元线、发射极线，表1A的运算特征是图2中的存储胞元使用图3(a)的快闪存储阵列，而表1B的运算特征则是图2中的存储胞元使用图3(b)的快闪存储阵列。
表1A
表1B
在表1A和表1B中的缩写意义如下Vs是读取和抹除时的发射极电压，其电压很低，几乎是0V；Ve是F-N穿隧时所需要的控制栅(CG)抹除电压，其值根据所使用的制程决定，大约是15V；Vp是施加在储存晶体管集电极(或是靠近浮动栅的发射极)的程序化电压，其值根据所使用的制程决定，差不多是12V；Vcgp是控制栅程序化电压，应该要比待抹除储存晶体管的定限电压(差不多1.5V)高，才能开启选择晶体管，所以Vcgp大约是2V；Vdp0是施加在选择的储存晶体管的集电极程序化电压，目的在以逻辑输入数据″0″进行程序化(即将电子存入浮动栅(FG))，其值由存储阵列及存储胞元的结构决定，为12V(Vp)或0V(Vs)；Vdp1是施加在选择的储存晶体管的集电极程序化电压，目的在以逻辑输入数据″1″进行程序化(即不将电子存到浮动栅)，和程序抑制的意思相同，其值与储存晶体管的非选择位元线相同，由存储阵列及存储胞元的结构决定，为0V(Vs)或5V(Vcc)；Vcgr是控制栅读取偏压，其值根据制程及设计决定，大约是4V；Vdr是集电极读取偏压，大约在1.5到2V之间；Vcc是电源供应电压，其值根据制程及设计决定，大约是5V。
图3(a)和图3(b)的存储阵列结构有一个问题，那就是即使大区块中的部份数据不需要修改，存储胞元的修改仍以整个大区块(即列)为单元，所以不需修改的数据还是要重新写入存储胞元，整个过程不只浪费电源也浪费时间。
美国专利第5,812,452号对上述问题提供了一种可行的解决方法，在这篇专利中，每一个存储胞元包括两个晶体管一个选择晶体管和一个储存晶体管，选择晶体管与储存晶体管串联，在存储阵列中，预定数量的存储胞元被分成数个区块，藉由使用一个区块选择晶体管，我们可以利用区块对区块的方式存取或修改存储胞元。
但是美国专利第5,812,452号的解决方法使每一个储存的位元都需要两个晶体管，这会增加存储阵列的尺寸。
我们希望能在不需要让每一储存的位元都含有两个晶体管而增加这么多面积的条件下，以小于大区块的方式重新程序化电可擦可编程只读存储阵列。
(3)发明内容本发明的目的是提供一种不需要让每一储存的位元都含有两个晶体管而增加这么多面积的条件下，具有以小于大区块的方式重新程序化电可擦可编程只读存储阵列的快闪电可擦可编程只读存储器。
根据本发明，一个快闪电可擦可编程只读存储器包括数组存储胞元、一条或多条群组选择线、数个第一选择晶体管、数个第二选择晶体管、数条第一字元线、数条第二字元线，群组选择线提供一抹除电压，第一和第二字元线控制第一和第二选择晶体管，将抹除电压与选择的存储胞元群组耦合。
利用这种方式，每一组存储胞元只需要两个选择晶体管就可以抹除一组的存储胞元，如果每一个群组是八位元的位元组，则所需要的选择晶体管数量只有美国专利第5,812,452号习知技艺所需要的四分之一。
为更清楚理解本发明的目的、特点和优点，下面将结合附图对本发明的较佳实施例进行详细说明。
(4)
图1(a)是传统浮动栅穿隧氧化存储胞元的剖面侧视图；图1(b)是图1(a)中浮动栅穿隧氧化存储胞元的表示符号；图2(a)是传统快闪存储胞元的剖面侧视图；图2(b)是图2(a)中快闪存储胞元的表示符号；图3(a)是第一传统存储阵列的示意图；图3(b)是第二传统存储阵列的示意图；图4(a)是根据本发明实施例的存储阵列的示意图；以及图4(b)是根据本发明另一实施例的存储阵列的示意图。
(5)具体实施方式
图4(a)说明根据本发明实施例的存储阵列100，存储阵列100包括几组102的存储胞元60，图3(a)中每一群组102为八位元的位元组，所以包括了8个储存晶体管，根据设计标准可以有其他的群组大小，各群组102组织成行和列，根据设计标准，存储阵列100可以包括任何数量的行和列。
存储阵列100和图3(a)的存储阵列80有很多的相似处，如字元线WL0、WL1等控制群组102的水平存取，位元线BL0、BL1等提供群组102内每一位元的存取，发射极线SL0、SL1等提供发射极连接，至于传感放大器86、输出缓冲器88、输入缓冲器90的功能则与前面所叙述的一样。
不过本发明与图3(a)的存储阵列80还是有一些不同，其中之一是增加了区块选择晶体管(如M00A、M01A等等，通称MA)和区块取消(deselect)晶体管(如M00B、M01B等等，通称MB)；第二个不同的地方是增加了字元取消线(如WL0\、WL1\等等)；第三个不同的地方是增加了区块选择线(如BS0、BS1等等)；这些改变还包括了列地址译码器104和行地址译码器106的更动。
区块选择晶体管MA耦合于每一群组102的区块选择线BS和控制栅子线(subline)108之间，每一条控制栅子线108和对应群组102的快闪存储胞元控制栅耦合。
区块取消晶体管MB耦合于区块选择晶体管MA和发射极线SL之间，这样区块取消晶体管可以耦合控制栅子线108和发射极线SL。
字元线WL控制区块选择晶体管MA，而字元取消线WL\控制区块取消晶体管MB，字元线WL提供存储阵列100的水平(列)存取，运算时，提供特定的字元取消线WL\是用于提供与对应字元线WL互补的逻辑位准，举例来说，如果WL0的逻辑位准是「高」，则WL0\的位准是「低」，因此每一个控制栅子线108与对应的区块选择线BS或对应的发射极线SL耦合。
区块选择线BS提供存储阵列100的垂直(行)存取，因此，结合特定的一条字元线WL和一条区块选择线BS可以对一特定区块102进行存取，包括读取、程序化和抹除。
图4(b)说明根据本发明另一实施例的存储阵列100b，存储阵列100b和图4(a)的存储阵列100相似，不同处只有将靠近存储阵列60浮动栅那一边的区域形成为集电极(与位元线BL连接)，存储胞元102b和存储胞元102一样，还有传感放大器86、输出缓冲器88、输入缓冲器90也一样，重新形成存储胞元60集电极的主要差别在于列地址译码器104b和行地址译码器106b提供给字元线WL、字元取消线WL\、区块选择线BS、发射极线SL的控制电压和图4(a)的列地址译码器104和行地址译码器106所提供的控制电压不同。
表2A和表2B说明列地址译码器104(104b)和行地址译码器106(106b)如何控制位元线BL、字元线WL、字元取消线WL\、区块选择线BS、发射极线SL，表2A的运算特征是图2中的存储胞元使用图4(a)的快闪存储阵列100，而表2B的运算特征则是图2中的存储胞元使用图4(b)的快闪存储阵列100b。
在表2A和表2B中的缩写意义与上面有关表1A和表1B的讨论部份相同，另外增加一个缩写Vwle是字元线抹除电压，其值应该大于或等于Ve加上选择晶体管的定限电压Vt，假设Vt差不多2V，则Vwle差不多17V，Vwle和Ve可以同时为17V，如此在储存晶体管控制栅的实际电压足够提供F-N穿隧(如约需15V)。
表2A
表2B
如上所述，每一组102(102b)存储胞元60只需要两个选择晶体管(MA和MB)，就可以抹除一整组102(102b)存储胞元60，如果每一个群组是八位元的位元组，所需要的选择晶体管数量只有习知技术美国专利第5,812,452号所需的四分之一，这样可以减少存储阵列100(100b)所需的空间。
根据另一实施例，我们可以将相邻两列存储胞元102(102b)的发射极线SL结合成一条发射极线，举个例子，在图4(a)的存储阵列100中，可以将发射极线SL0和SL1结合成一条发射极线，这样的结合可以更进一步减少存储阵列100(100b)所需的空间。参阅表2B，请注意这样的结合对存储阵列100b不会有负面的影响，因为发射极线SL的电压一直都是Vs(0V)；参阅表2A，请注意程序化电压Vp和发射极电压Vs不同，所以在程序化存储阵列100时会使非选择的相邻列产生较多的写入扰动，这种结合需要更改列地址译码器104(104b)的控制逻辑。
根据又一实施例，我们可以将所有的发射极线SL结合成一共用发射极，电压永远都是Vs，请注意在上面所提到的写入扰动，所以本实施例比较适用于存储阵列100b，在这个实施例中不需要列地址译码器104b来控制共用发射极，这可以更进一步降低控制逻辑的需求，并减少存储阵列100b所需的空间。
权利要求
1.一种快闪电可擦可编程只读存储器，其特征在于，包括数组存储胞元，用以储存信息；一条或多条群组选择线，经耦合以选择性提供一群组电压；数个第一选择晶体管，其是耦合于该一条或多条群组选择线和该数组存储胞元之间；数个第二选择晶体管，其是耦合于该数个第一选择晶体管、该数组存储胞元及一发射极连接之间；数条第一字元线，用以控制该数个第一选择晶体管；以及数条第二字元线，用以控制该数个第二选择晶体管。
2.如权利要求1所述的快闪电可擦可编程只读存储器，其特征在于，该数组存储胞元中的每一组包括八个存储胞元。
3.如权利要求1所述的快闪电可擦可编程只读存储器，其特征在于，该数组存储胞元中的每一个存储胞元包括一浮动栅和一控制栅。
4.如权利要求1所述的快闪电可擦可编程只读存储器，其特征在于，该数组存储胞元排列成一行或多行，该一行与多行中之一行与该一条或多条群组选择线中之一条连结。
5.如权利要求1所述的快闪电可擦可编程只读存储器，其特征在于，还包括一行译码器及多路转换器电路，用以控制该一条或多条群组选择线。
6.如权利要求1所述的快闪电可擦可编程只读存储器，其特征在于，该数个第一选择晶体管中的一个有一第一终端，其与该一条或多条群组选择线中的一条耦合；并有一第二终端，其与数个控制栅耦合，该数个控制栅对应于该数组存储胞元中的一组内的数个存储胞元。
7.如权利要求1所述的快闪电可擦可编程只读存储器，其特征在于，该数个第二选择晶体管中的一个有一第一终端，其与该发射极连接耦合；并有一第二终端，其与数个控制栅耦合，该数个控制栅对应于该数组存储胞元中的一组内的数个存储胞元。
8.如权利要求1所述的快闪电可擦可编程只读存储器，其特征在于，该数组存储胞元排列成一列或多列，该一列或多列中的一列与该数条第一字元线中的一条及该数条第二字元线中的一条连结。
9.如权利要求1所述的快闪电可擦可编程只读存储器，其特征在于，还包括一列译码器电路，用以选择性提供一第一电压给该数条第一字元线，并提供一第二电压给该数条第二字元线。
10.如权利要求9所述的快闪电可擦可编程只读存储器，其特征在于，该列译码器电路还用以提供一发射极电压给该发射极连接。
11.如权利要求9所述的快闪电可擦可编程只读存储器，其特征在于，该列译码器电路还用以经由该数条第一字元线控制该数个第一选择晶体管，并经由该数条第二字元线控制该数个第二选择晶体管。
12.如权利要求1所述的快闪电可擦可编程只读存储器，其特征在于，该发射极连接是包括数条发射极线，该数组存储胞元是排列成数列，而该数条发射极线中的一条与该数列中的一列连结。
13.如权利要求1所述的快闪电可擦可编程只读存储器，其特征在于，该发射极连接是包括数条发射极线，该数组存储胞元是排列成数列，而该数条发射极线中的一条与该数列中的两列连结。
14.一种抹除一快闪电可擦可编程只读存储器的方法，该快闪电可擦可编程只读存储器包括数个存储胞元、数条字元线和数条群组选择线，其特征在于，该方法包括以下步骤将该数个存储胞元分成数个群组，排列成数列和数行；连结该数列中的每一列与该数条字元线中的两条对应的字元线；连结该数行中的每一行与该数条群组选择线中的一条对应的群组选择线；以一抹除电压对该数条群组选择线中的一条群组选择线进行充电；以及使用该数条字元线中的两条选择字元线，以控制发送该抹除电压给该数个存储胞元中的一选择群组。
全文摘要
本发明有关一种快闪电可擦可编程只读存储器，它包括数组存储胞元，用以储存信息；一条或多条群组选择线，经耦合以选择性提供一群组电压；数个第一选择晶体管，其是耦合于该一条或多条群组选择线和该数组存储胞元之间；数个第二选择晶体管，其是耦合于该数个第一选择晶体管、该数组存储胞元及一发射极连接之间；数条第一字元线，用以控制该数个第一选择晶体管；以及数条第二字元线，用以控制该数个第二选择晶体管。本发明具有较小的面积，其存储胞元分成几个群组，由选择晶体管控制各组的存取，利用这种方式，可以减少选择晶体管的数量，而不需要程序化或抹除整个阵列。
文档编号H01L27/115GK1505051SQ02152659
公开日2004年6月16日 申请日期2002年11月28日 优先权日2002年11月28日
发明者罗克·洪, 罗克 洪 申请人:华邦电子股份有限公司