专利名称：具有改进相位检测机制的锁相环的制作方法
技术领域：
本发明涉及一种锁相环，尤其涉及具有改进相位检测机制的锁相环。
背景技术：
锁相环(phase-locked loop, PLL)是一种频率控制系统，一般是用于广范围的电路设计中，包括时钟产生、时钟恢复、展频、去除偏斜、时钟分布、抖动与噪声降低、频率合成等等。PLL的操作是基于输入信号与电压控制振荡器(VCO)的反馈间的相位差。PLL广泛用于当作电子装置中的时钟产生器，并支持高速传输协议，比如USB 2. 0，当作数据传输的同步用的重要元件。图1显示传统PLL的示意图。如图1所示，传统PLL包括相位频率检测器(phase frequency detector, PFD) 101、回路滤波器 102、VCO 103 及除法器 104。如图1所示，PFD 101接收参考信号110及来自除法器104的反馈信号104a，并输出控制信号 101a，控制信号IOla表示反馈信号是否落后或超前该参考信号。回路滤波器102将控制信号IOla转换成电压信号10 供VCO 103使用，并当作偏压。VCO 103依据电压信号10 而较快或较慢振荡以产生输出信号103a。输出信号103a也馈入除法器104，以便在馈入 PFD 101之前先变成反馈信号10如。以这种方式，PLL能产生稳定的输出信号，这也是为何除了其他应用以外PLL还被广泛当作时钟产生器的理由。在时钟产生器中，输出信号103a 是提供给电子装置中其余电路的时钟，以进一步控制并同步该电子装置的操作。然而，在传统PLL中，参考信号110通常是来自固定的外部来源，比如能产生时钟的晶体，如图1所示。最后的输出信号103a通常是具有外部晶体谐振频率的信号。例如， 针对使用于USB 2. 0应用中的PLL，480MHz时钟速率可通过使用12MHz晶体当作参考信号 110的来源而产生。一般，常使用于传统PLL设计的相位频率检测器需依赖反馈信号与参考信号的边缘相对时序，亦即相位。此时，当两种信号是相同频率时，会产生正比于相位差的固定输出。 另一方面，使用于PLL中以逻辑门电路为主的相位检测器所提供的优点是，即使参考信号本质上是不同于VCO的起始输出频率，但是可快速强制VCO同步于参考信号。图2显示依据边缘对齐的传统相位检测机制。该边缘对齐会施加限制于某些应用上，比如高速应用。传统相位频率检测器的另一限制是需要固定的外部来源。这不只增加电子装置的成本，还会阻碍设计的弹性。因此，很有利的创造作出用于弹性的PLL设计并降低制造成本的改进相位检测机制。
发明内容
本发明已经用以克服上述传统PLL设计的缺点。本发明的主要目的在提供一种具有改进相位检测机制，能使相位检测具有弹性并可应用于高速应用。本发明的另一目的在提供一种具有改进相位检测机制的PLL，以提供弹性的参考信号并免除分离的参考信号来源，以降低制造成本及复杂度。为实现上述目的，本发明提供具有改进相位检测机制的PLL，包括相位频率检测器(PFD)、控制器、数模转换(D2A)模块及电压控制振荡器/电流控制振荡器(VC0/IC0)，其中 PFD具有参考信号输入以及来自VC0/IC0的输出信号的输入，且连接至控制器，接着该控制器进一步连接至D2A模块，D2A模块转换来自控制器的控制信号成模拟电压以控制VC0/IC0 的频率及相位。本发明的有益效果在于，本发明的PFD具有改进相位检测机制，以使得相位检测不依赖边缘对齐。此外，改进相位检测机制也提供弹性的参考信号输入，作为相对于固定外部来源，比如晶体。本发明的上述及其他目的、特性、特点及优点将由仔细研读在此底下的详细说明及适当的参考所附附图而变得更好了解。
图1显示传统锁相环(PLL)的示意图2显示传统依据边缘对齐的相位检测的波形示意图3显示依据本发明改进相位检测的第一示范波形示意图
图4显示依据本发明改进相位检测的第二示范波形示意图
图5显示具有改进相位检测机制的锁相环(PLL)的示意图。
其中，附图标记说明如下
101相位频率检测器(PFD)
IOla控制信号
102回路滤波器
102a电压信号
103电压控制振荡器(VCO)
103a输出信号
104除法器
104a反馈信号
110参考信号
501相位频率检测器(PFD)
502控制器
503数模转换(D2A)模块
504电压控制振荡器/电流控制振荡器(VC0/IC0)
50 输出信号
510参考信号输入
A信号
Ad延迟信号
Bl信号
B2信号
具体实施例方式
本发明的PLL使用改进相位检测机制。如上所述，传统相位频率检测器常使用固定外部来源，比如晶体，以当作参考信号。PLL的最后输出信号通常是参考信号的谐振。例如，在USB 2. 0中，480MHz时钟速率可通过固定的外部12MHz晶体以当作参考时钟来源而获得。该改进相位检测机制不需要固定的外部来源。而是，依据本发明PLL的相位检测机制，在产生控制信号给控制器之前，先分析参考信号及VCO输出信号。最后的输出信号有关于参考信号，但不一定是参考信号的频率的谐振。以下将说明如何依据本发明在相位检测中分析参考信号与输出信号。图3显示依据本发明改进相位检测的第一示范波形示意图。为简化起见，该示范实施例中所使用的波形是规则周期性波形，亦即1、0、1、0、1、0、...等的串列。如图3所示， 第一波形标示为A，亦即信号A，且第二波形是延迟信号Ad，亦即具有相同于信号A且具有延迟相位的波形。第三波形显示为信号Bi，具有比信号A的一半频率还高的频率。为简化起见，信号A可视为由观察者信号B所观察到的信号。如图3所示，如果信号A及延迟信号Ad都是在信号Bl的上升沿取样，则可观察到不同的四组数对，亦即(1，1)、(1,0)、(0,0) 及(0，1)，其中每组数对中的第一项是信号A的电平，而第二项是延迟信号Ad的电平。此外，可观察到(1，1)-> (1,0), (1,0)- > (0,0), (0,0)- > (0,1), (0,1)- > (1,1)的转变。亦即，当观察者频率比被观察频率的一半还高时，可观察到上述四种转变的任何结合， 亦即(1，1)-> (1,0), (1,0)" > (0,0), (0,0)" > (0,1), (0,1)-> (1，1)。类似的，第四波形显示信号B2具有比信号A的一半频率还低的频率。如果信号A及延迟信号Ad都是在第四波形(亦即信号B2)的上升沿取样，则可观察到不同的四组数对，亦即(1，1)，(1,0), (0,0)，(0，1)，其中每组数对中的第一项是信号A的电平，而第二项是延迟信号Ad的电平。 此外，可观察到(1，1)- > (0,1), (0,1)- > (0,0), (0,0)" > (1,0), (1,0)" > (1,1)的转变。亦即，当观察者频率比被观察频率的一半还低时，可观察到上述四种转变的任何结合， 亦即((1,1)-> (0,1), (0,1)- > (0,0), (0,0)" > (1,0), (1,0)" > (1，1)。由示范波形的观察显示(1，1)-> (1，0)，(1，0)-> (0,0), (0,0)" > (0,1), (0,1)-> (1,1)的转变暗含，观察者的频率，比如信号Bi，是比被观察频率的一半还快，比如信号A，而(1，1)-> (0， 1)，(0,1)-> (0,0), (0,0)" > (1,0), (1，0)-> (1,1)的转变暗含观察者的频率，比如信号B2，是比被观察频率的一半还慢，比如信号A。图4显示依据本发明改进相位检测的第二示范波形示意图。该示范波形是经一般化以显示图3的转变图案的观察也可延伸至不规则或非周期性观察者波形，亦即信号Bl及信号B2。如图4所示，第一波形是信号A，且第二波形是延迟信号Ad。第三波形显示，观察者信号B 1具有比信号A的一半频率还高的频率。如果信号A及延迟信号Ad都是在观察者信号Bl的上升沿取样，则可观察到(1，0)，(0,0), (0,1), (1,1), (1,0), (0,0)...的串列。再一次，可在上述被观察数对串列中的不同位置观察到四种不同型式的转变，亦即(1， 1)-> (1，0)，(1，0)-> (0,0), (0,0)-> (0,1), (0,1)-> (1，1)。类似的，第四波形显示， 观察者信号B2具有比信号A的一半频率还低的频率。如果信号A及延迟信号Ad都是在第四波形(亦即观察者信号B2)的上升沿取样，则观察到(1，1)，(0，1)，(0,0) ,(1,0),(1,1), (0，1)...。而且类似的，可在上述被观察数对串列中的不同位置观察到四种不同型式的转变，亦即(1，1)-> (0,1), (0,1)- > (0,0), (0,0)" > (1,0), (1,0)" > (1，1)。因此，即使当观察者信号具有非周期性及不规则性波形时，转变的出现可用以标示被观察信号与观察者信号之间的相对频率。由上述两示范例所总结的结果是，被观察信号与观察者信号之间的关系可通过观察到被观察信号数对的串列中所发现的转变而被检测。当观察者频率高于被观察频率的一半时，比如上述时例中Bl > A，可在被观察数对的串列中发现四种不同型式的转变，亦即 (1,1)- > (1,0), (1，0)-> (0,0), (0,0)-> (0,1), (0,1)-> (1，1)。在另一方面，当观察者频率低于被观察频率的一半时，比如上述时例中B2 < A，可在被观察数对的串列中发现四种不同型式的转变，亦即(1，1)-> (0,1), (0,1)-> (0,0), (0,0)-> (1,0), (1，0)-> (1，1)。所有其他型式的转变，比如(1，1)-> (0,0), (1,0)-> (0，1)，或反之亦然，都可安全的丢弃而不会影响到检测机制。这种检测被观察信号的转变图案以及观察者与被观察信号的相对频率间的关系具有两重要含义。第一含义是，不再需要相位检测以在比较前先对齐参考信号与VC0/IC0 输出信号的差额信号的边缘。这是非当重要，因为边缘对齐对相位检测而言是将很困难的限制施加至高速应用上。第二含义是，参考信号不再需要是固定的外部来源，比如晶体。而是，参考信号可为任意数字信号串列，且改进相位检测机制可进行用于PLL的必要相位检测操作。利用改进相位检测机制，PFD可依据被观察信号数对串列中所发现的转变型式而轻易的输出表示被观察频率与观察者频率之间关系的信号。因此，图5显示依据本发明具有改进相位检测机制的锁相环(PLL)的示意图。如图5所示，本发明的PLL包括相位频率检测器(PFD) 501、控制器502、数模转换(D2A)模块 503及电压控制振荡器/电流控制振荡器(VC0/IC0)504。PFD 501具有参考信号输入510 以及来自VC0/IC0 504的输出信号50 的输入，且连接至控制器502。接着该控制器502 进一步连接至D2A模块503，且D2A模块503转换来自控制器502的控制信号成模拟电压或电流，以控制VC0/IC0 504的频率及相位。值得注意的是，本发明的PFD 501具有依据图 3及图4的示范波形的改进相位检测机制。因此，PFD 501较VCO输出信号50 与参考信号510，以产生表示VCO输出信号是否较快或较慢于参考信号的频率的信号。依据接收来自PFD 501的信号，控制器502控制D2A模块503输出模拟电压或电流，进而控制VC0/IC0 504的输出信号50 的频率及相位。值得注意的是，当参考信号510停止或消失时，控制器502会在停止参考信号510 之前先将维持原有的信号，亦即保持传送至D2A模块503的控制信号，使得D2A模块503将不会改变输出至VC0/IC0的模拟电压/电流，以改变输出信号50 的频率及相位。换言之， 保持输出信号50 ，亦即锁定，直到参考信号510再次出现为止。以这种方式，PFD可切换至不同参考信号，当作用以相位检测比较的基础。实现“锁定”的示范实施例是利用计数器或任何对等机制以实现D2A模块503，而该任何对等机制能被增大及减小，以使得表示较快或较慢频率的信号可照着增大或减小数值。当参考信号510消失时，计数器或任何对等机制保持该数值，以使得没有进行增大或减小操作以改变所保持的数值。本发明具有改进相位检测机制的PLL的主要应用是比如USB 2. 0的电子装置，能使用来自如个人电脑(PC)的主机的数据串以当作用于同步的参考信号。而且值得注意的是，改进相位检测机制可进一步延伸以包括一个以上的延迟信号，以便当观察者频率与被观察频率之间的差额非常大时加速收敛。例如，具有稍微相位延迟的第二延迟信号A’，具有更多相位延迟的第三延迟信号A”等等，都可加入，以使得被观察信号组(A，A’，A”...)是记录于改进相位检测机制中，以加速不同频率的收敛。
虽然本发明已经参考较佳实施例进行说明，但是要注意的是，本发明并非受限于说明中的细节。不同取代及修改已经在上述说明中建议，且对于本领域技术人员将会发生其他取代及修改。因此，所有这些取代及修改皆意图包含在由所附权利要求所定义的本发明保护范围之内。
权利要求
1.一种具有改进相位检测机制的锁相环，包括一相位频率检测器，具有一第一输入及一第二输入，并依据该第一输入及该第二输入的相对频率以产生一信号，表示该第二输入的频率是否较快或较慢于该第一输入的频率；一控制器，连接至该相位频率检测器，用以接收来自该相位频率检测器的该信号，并产生一控制信号；一数模转换模块，连接至该控制器，用以接收该控制信号，并产生一模拟电压/电流输出；以及一电压控制振荡器，连接至该数模转换模块，用以接收该模拟电压/电流输出，据以调节一输出信号，其中该相位频率检测器的该第一输入连接至一参考信号，且该第二输入连接至该电压控制振荡器的该输出信号。
2.如权利要求1所述的锁相环，其特征在于，该电压控制振荡器可由一电流控制振荡器取代。
3.如权利要求1所述的锁相环，其特征在于，该相位频率检测器比较该第一输入、该第二输入及一延迟第二输入，该延迟第二输入具有的波形相同于该第二输入且具有相位延迟，该第二输入及一延迟第二输入的转变型式的第一群组所具有的转变的出现，用以表示该第一输入的频率比该第二输入的频率还快。
4.如权利要求1所述的锁相环，其特征在于，该相位频率检测器比较该第一输入、该第二输入及一延迟第二输入，该延迟第二输入具有的波形相同于该第二输入且具有相位延迟，该第二输入及一延迟第二输入的转变型式的第二群组所具有的转变的出现，用以表示该第一输入的频率比该第二输入的频率还慢。
5.如权利要求1所述的锁相环，其特征在于，该参考信号来自一外部晶体。
6.如权利要求1所述的锁相环，其特征在于，该参考信号是来自一主机的数字数据。
7.如权利要求3所述的锁相环，其特征在于，该第二输入及一延迟第二输入的转变型式的第一群组包括(1，1)-> (1,0), (1，0)-> (0,0), (0,0)" > (0,1), (0,1)- > (1,1), 每个数对的第一项是该第二输入的观察电平，且第二项是该延迟第二输入的观察电平。
8.如权利要求4所述的锁相环，其特征在于，该第二输入及一延迟第二输入的转变型式的第二群组包括(1，1)-> (0,1), (0,1)- > (0,0), (0,0)-> (1,0), (1，0)-> (1,1), 每个数对的第一项是该第二输入的观察电平，且第二项是该延迟第二输入的观察电平。
9.如权利要求1所述的锁相环，其特征在于，该参考信号在停止或消失时，该数模转换模块在该参考信号停止之前先保持原始的控制信号数值，以使得该数模转换模块将不会改变传送至该电压控制振荡器/电流控制振荡的该模拟电压/电流输出而改变到该输出信号的频率及相位。
10.如权利要求9所述的锁相环，其特征在于，该数模转换模块是通过一计数器或能增大或减小的对等机制而实现。
11.如权利要求3所述的锁相环，其特征在于，改进相位检测机制使用多个该延迟第二输入，每个该延迟第二输入具有相互间相同波形且不同相位。
12.如权利要求4所述的锁相环，其特征在于，改进相位检测机制使用多个该延迟第二输入，每个该延迟第二输入具有相互间相同波形且不同相位。
全文摘要
本发明公开了一种具有改进相位检测机制的锁相环(PLL)，包括相位频率检测器(PFD)、控制器、数模转换(D2A)模块及电压控制振荡器/电流控制振荡器(VCO/ICO)，其中PFD具有参考信号输入以及来自VCO/ICO的输出信号的输入，且连接至控制器，接着该控制器进一步连接至D2A模块，D2A模块转换来自控制器的控制信号成模拟电压以控制VCO/ICO的频率及相位。值得注意的是，本发明的PFD具有新式的相位检测机制，以使得相位检测不需边缘对齐。此外，改进相位检测机制也提供作为相对于如晶体的固定外部来源的弹性参考信号输入。
文档编号H03L7/085GK102299710SQ20101021758
公开日2011年12月28日 申请日期2010年6月23日 优先权日2010年6月23日
发明者余浡豪, 林铭琦, 林鹏飞 申请人:奇岩电子股份有限公司