开关、射频芯片及单板的制作方法

开关、射频芯片及单板的制作方法
【专利摘要】本发明提供一种开关、射频芯片及单板，通过偏置电压设置电路设置偏置电压，抬高了输入信号的直流电平，尽可能地避免了开关电路在输入信号较大的情况下导致的本应关断的开关单元的导通，优化了输入大信号情况时开关如CMOSSPNT开关中开关单元在关断状态下的性能，从而有效地提高了开关如CMOSSPNT开关的线性度和隔离度。
【专利说明】开关、射频芯片及单板

【技术领域】
[0001] 本发明涉及开关电路技术，尤其涉及一种开关、射频芯片及单板。

【背景技术】
[0002] 射频单板、基站及微波单板上常用到单刀多掷（Single Pole N Throw，SPNT)开 关。如终端射频单板需要用到支持多种制式的2G/3G/4G的高性能SPNT开关，基站和微波 单板中，射频芯片需要支持多种模式或者多种带宽滤波器时，也常用到SPNT开关。
[0003] 由于终端对SPNT开关的隔离度和线性度要求较高，基站和微波单板对SPNT开关 的线性度要求极高，因此，这些场合中多采用分离的商用器件，通过三五族半导体工艺如 GaAs、InP等实现SPNT开关。其中，分离的商用器件指单独一个器件通过单独的一颗芯片 实现，或者说，每个器件就是一颗芯片，各器件通过不同的芯片实现。
[0004] 但是，在射频单板应用需求的推动下，降低射频单板的面积和成本，实现单板的高 集成度、智能化、小型化变得尤为迫切。采用分离的商用器件实现的SPNT开关占用了较大 的单板面积，无法满足这种需求。
[0005] 为解决上述问题，目前业界在互补金属氧化物半导体（Complementary Metal Oxide Semiconductor，CMOS)工艺上实现SPNT开关即CMOS SPNT开关也进行了一些尝试。
[0006] 现有通过CMOS工艺实现的SPNT开关，由多路开关电路组成，每路开关电路的开关 通过一个场效应管的导通或关断来实现，其缺陷至少在于：各端口之间的隔离较差，隔离度 很难提高；线性度低，各支路以及输入输出互相影响，制约了线性度的提高。


【发明内容】

[0007] 有鉴于此，本发明实施例提供一种开关、射频芯片及单板，以提商CMOS SPNT开关 的线性度和隔离度。
[0008] 第一方面，本发明实施例提供一种开关，包括：
[0009] 第一偏置电压设置电路，包括：第一电容和第一电阻，所述第一电容的第一端为信 号输入端，所述第一电容的第二端和所述第一电阻的第一端相连，所述第一电阻的第二端 接第一偏置电压；
[0010] 至少一个开关单元，所述至少一个开关单元中每个开关单元包括：第一晶体管、第 二晶体管、第三晶体管、第二电阻和第三电阻，所述第一晶体管的漏极与所述第一电容的第 二端相连，所述第一晶体管的源极与所述第二晶体管的漏极相连，所述第一晶体管的栅极 与所述第二电阻的第一端相连；所述第二晶体管的栅极与所述第三电阻的第一端相连，所 述第二晶体管的源极接信号输出端；所述第二电阻的第二端与所述第三电阻的第二端相连 并且接第一控制信号；所述第三晶体管的源极接地，所述第三晶体管的漏极连接所述第一 晶体管的源极和第二晶体管的漏极之间连线上的节点，所述第三晶体管的栅极接第二控制 信号；其中，所述第一控制信号与所述第二控制信号用于控制所述第一晶体管、第二晶体管 和第三晶体管的导通或关断，所述第一控制信号的逻辑电平与所述第二控制信号的逻辑电 平相反。 toon] 结合第一方面，在第一方面的第一种可能的实现方式中，还包括：
[0012] 至少一个第二偏置电压设置电路，所述至少一个第二偏置电压设置电路与所述开 关单元的数量相同，且--对应连接；
[0013] 所述至少一个第二偏置电压设置电路中每个第二偏置电压设置电路包括：第二电 容和第四电阻，所述第二电容的第一端与所述第二晶体管的源极及所述第四电阻的第一端 连接于一点，所述第四电阻的第二端接第二偏置电压，所述第二电容的第二端为信号输出 端；
[0014] 所述第二偏置电压等于所述第一偏置电压。
[0015] 结合第一方面或其第一种可能的实现方式，在第一方面的第二种可能的实现方式 中，所述第一晶体管、所述第二晶体管和所述第三晶体管为三阱晶体管。
[0016] 结合第一方面的第二种可能的实现方式，在第一方面的第三种可能的实现方式 中，所述三阱晶体管中，N阱通过一个电阻与电源相连，P阱通过另一个电阻与所述三阱晶 体管的源极相连，所述电源用于为所述三阱晶体管供电。
[0017] 结合第一方面或其第一至第三种可能的实现方式中的任一种可能的实现方式，在 第一方面的第四种可能的实现方式中，所述第一控制信号和所述第二控制信号的高电平大 于或等于2. 5V。
[0018] 第二方面，本发明实施例提供一种射频芯片，包括控制电路和上述任一种开关，所 述控制电路用于为所述开关提供第一控制信号和第二控制信号，所述控制电路通过所述第 一控制信号和所述第二控制信号，控制所述开关中的至少一个开关单元的通断。
[0019] 结合第二方面，在第二方面的第一种可能的实现方式中，当所述开关中的所述至 少一个开关单元为多个开关单元时，所述控制电路还用于控制所述多个开关单元中的任一 开关单元导通，并控制所述多个开关单元中除任一开关单元外的其余开关单元关断。
[0020] 结合第二方面或其第一种可能的实现方式，在第二方面的第二种可能的实现方式 中，所述芯片还包括：偏置电压电路；
[0021] 所述偏置电压电路与所述开关的第一偏置电压设置电路中第一电阻的第二端相 连，用于为所述开关提供所述第一偏置电压。
[0022] 结合第二方面的第二种可能的实现方式，在第二方面的第三种可能的实现方式 中，当所述开关包括第二偏置电压设置电路时，所述偏置电压电路还与所述开关的第二偏 置电压设置电路中第四电阻的第二端相连，用于为所述开关提供所述第二偏置电压，所述 第二偏置电压等于所述第一偏置电压。
[0023] 结合第二方面的第二种可能的实现方式，在第二方面的第四种可能的实现方式 中，当所述开关包括第二偏置电压设置电路时，所述偏置电压电路包括：第一偏置电压电路 和第二偏置电压电路；
[0024] 所述第一偏置电压电路与所述第一偏置电压设置电路中第一电阻的第二端相连， 用于为所述开关提供所述第一偏置电压；
[0025] 所述第二偏置电压电路与所述第二偏置电压设置电路中第四电阻的第二端相连， 用于为所述开关提供所述第二偏置电压。
[0026] 结合第二方面的第三种或第四种可能的实现方式，在第二方面的第五种可能的实 现方式中，所述第一偏置电压和第二偏置电压均大于1. 5V且小于1. 9V。
[0027] 第三方面，本发明实施例提供一种单板，包括偏置电压电路和上述任一种射频芯 片，所述偏置电压电路用于为所述射频芯片中的开关提供所述第一偏置电压。
[0028] 结合第三方面，在第三方面的第一种可能的实现方式中，当所述开关包括第二偏 置电压设置电路时，所述偏置电压电路还用于为所述开关提供所述第二偏置电压，所述第 一偏置电压和所述第二偏置电压相等。
[0029] 上述实施例提供的开关、射频芯片及单板，通过偏置电压设置电路设置偏置电压， 抬高了输入信号的直流电平，尽可能地避免了开关电路在输入信号较大的情况下导致的本 应关断的开关单元的导通，优化了输入大信号情况时开关如CMOS SPNT开关中开关单元在 关断状态下的性能，从而有效地提高了开关如CMOS SPNT开关的线性度和隔离度。

【专利附图】

【附图说明】
[0030] 为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使 用的附图作简要介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本 领域的普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其 他的附图。
[0031] 图1为本发明一个实施例提供的开关的结构示意图；
[0032] 图2为本发明另一个实施例提供的开关电路图；
[0033] 图3为本发明另一个实施例提供的开关中的偏置电压电路图；
[0034] 图4为本发明另一个实施例提供的开关中的偏置电压电路图；
[0035] 图5为本发明另一个实施例提供的开关中开关电路的功能性原理图；
[0036] 图6a为本发明另一个实施例提供的开关中晶体管的示意图；
[0037] 图6b为本发明另一个实施例提供的开关中三阱晶体管的示意图；
[0038] 图6c为本发明另一个实施例提供的开关中三阱晶体管的串联电路图；
[0039] 图7为没有采用偏置电压设置电路情况下的输入电压信号和CMOS SPNT开关关断 的晶体管的栅极上电压的关系图；
[0040] 图8为图2所示开关的电路仿真得到的输入电压信号和开关关断的晶体管的栅极 电压的关系图；
[0041] 图9为图2所示的开关的电路仿真的输入ldB压缩点（Input Compression PointldB，ICPldB)曲线图；
[0042] 图10为本发明另一实施例提供的射频芯片的结构示意图；
[0043] 图11为本发明另一实施例提供的单板的结构示意图。

【具体实施方式】
[0044] 为了使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明作进 一步地详细描述，显然，所描述的实施例仅仅是本发明一部份实施例，而不是全部的实施 例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的 所有其它实施例，都属于本发明保护的范围。
[0045] 图1为本发明一个实施例提供的开关的结构示意图，本实施例中，开关包括：第一 偏置电压设置电路11和开关单兀12。
[0046] 第一偏置电压设置电路11包括：第一电容C1和第一电阻R1，所述第一电容C1的 第一端为信号输入端，接输入信号Pi，第一电容C1的第二端和第一电阻R1的第一端相连， 第一电阻R1的第二端接第一偏置电压。
[0047] 开关单元12包括：第一晶体管Ml、第二晶体管M2、第三晶体管M3、第二电阻R2和 第三电阻R3,第一晶体管Ml的漏极与第一电容C1的第二端相连，第一晶体管Ml的源极与 第二晶体管M2的漏极相连，第一晶体管Ml的栅极与第二电阻R2的第一端相连；第二晶体 管M2的栅极与第三电阻R3的第一端相连，第二晶体管M2的源极接信号输出端，输出信号 P〇 ;第二电阻R2的第二端与第三电阻R3的第二端相连并且接第一控制信号d0 ;第三晶体 管M3的源极接地，第三晶体管M3的漏极连接第一晶体管Ml的源极和第二晶体管M2的漏 极之间连线上的节点n0,第三晶体管M3的栅极接第二控制信号dbO。
[0048] 也就是说，开关单元12包括两个串联的晶体管及与串联晶体管连接点相连的一 个晶体管，该一个晶体管的第一信号连接端连接到串联晶体管的连接点，第二信号连接端 接地，形成"T"型开关结构。在开关单元关断时，两个串联的晶体管接低电平，而并联到地 的一个晶体管接低电平。该"T"型配置的晶体管开关方式能有效提高作为开关的各晶体管 端口的隔离度。
[0049] 其中，第一控制信号d0与第二控制信号dbO用于控制第一晶体管Ml、第二晶体管 M2和第三晶体管M3的导通或关断，第一控制信号d0的逻辑电平与第二控制信号dbO的逻 辑电平相反。
[0050] 具体地，d0为高电平，dbO为低电平时，第一晶体管Ml和第二晶体管M2串联且均 导通，起到了传递信号的作用，并且第一晶体管Ml和第二晶体管M2的串联分担了通路上的 电压压降，有利于提高线性度。此时，第三晶体管M3关断，节点n0对地呈现高阻状态，开关 单元12导通。
[0051] d0为低电平，dbO为高电平时，第一晶体管Ml和第二晶体管M2关断，第三晶体管 M3导通。第一晶体管Ml阻断了信号，未能阻断的残留信号经过节点n0后，经由第三晶体 管M3直通到地，该开关单元12关断。第二晶体管M2关断进一步阻断了信号通过，提高了 开关的隔离度。第二电阻R2和第三电阻R3用来阻断寄生电容的耦合，以进一步提高隔离 度和线性度。
[0052] 当然，一个开关单元也可包括两个或甚至更多的T型开关结构，以进一步提高 CMOS SPNT开关的隔离度。
[0053] 另外，单独增加串联的晶体管的数量或者单独增加并联到地的晶体管的数量，也 可以进一步提高CMOS SPNT开关的隔离度。
[0054] 开关单元12关断时，如果输入电压信号Pi很大，由于第一偏置电压的存在，使得 第一晶体管Ml的漏极电压信号低于栅极的电压不会很大，保证了第一晶体管Ml栅极与漏 极电压之间的电压差在关断阈值内，也就保证了第二晶体管M2处于关断状态，使得关断的 M0S晶体管在第一控制信号d0的控制下总是处在关断状态下，并且由于栅极电压低于漏极 和源极电压，关断地更加彻底，提高了开关的线性度。同时输入电压信号通过M0S晶体管衰 减更大，从而到达节点n〇的信号更小，节点n〇的信号再经过导通的第三晶体管M3连接到 地，进一步衰减了信号，增加了隔离度。
[0055] 其中，开关单元可以有多个。
[0056] 当开关单元有多个时，每个开关单元都有两个逻辑电平相反的控制信号用来控制 开关单元的通断。此时，本发明实施例提供的开关可以是单入单出开关，也可以是单入多出 开关。例如，开关单元有5个，则可以通过控制信号控制其中一个开关单元导通，有一路输 出信号，其余开关单元断开，不输出信号，也可以通过控制信号控制其中两个甚至更多开关 单元导通，输出信号，其余开关单元断开，不输出信号。
[0057] 进一步，本发明实施例提供的开关还可包括：至少一个第二偏置电压设置电路，该 至少一个第二偏置电压设置电路与开关单元的数量相同，且一一对应连接。如当开关单元 有2个时，每个开关单元都连接有一个第二偏置电压设置电路，这样第二偏置电压设置电 路也就有2个；当开关单元有3个时，每个开关单元都连接有一个第二偏置电压设置电路， 这样第二偏置电压设置电路也就有3个，等等。
[0058] 第二偏置电压设置电路可包括：第二电容和第四电阻，该第二电容的第一端与上 述第二晶体管的源极及上述第四电阻的第一端连接于一点，第四电阻的第二端接第二偏置 电压，该第二电容的第二端为信号输出端，输出信号P〇。
[0059] 假设该第二偏置电压设置电路与开关单元12连接，且第一控制信号d0和第二控 制信号dbO控制开关单元导通时，输入信号Pi波动较大，则由于第二偏置电压和第一偏置 电压共同抬高了输入信号Pi的逻辑高电平，使得在第一晶体管、第二晶体管的栅极与漏极 电压之间的电压差在导通阈值内，第三晶体管的栅极与漏极电压之间的电压差在关断阈值 内，避免了因输入信号Pi波动较大导致第一晶体管、第二晶体管和第三晶体管在用于控制 开关单元导通的控制信号的控制下变为断开的问题，保证了开关单元在在用于控制开关单 元导通的控制信号的控制下能够保持导通状态，进一步提高了开的线性度。
[0060] 该第二偏置电压等于第一偏置电压。本领域技术人员应当知道，本发明所提到的 相等并非绝对意义上数值相等，第一偏置电压与第二偏置电压在数值上可以存在微小差 异，只要能够保证两者在抬高开关单元的输入信号电压的逻辑高电平时，使得开关单元在 控制信号不变的情况下状态不变即可。
[0061] 进一步，上述第一控制信号和第二控制信号的高电平可大于或等于2. 5V，以确保 晶体管的可靠性。如，对于1. 8V和3V的CMOS工艺，第一控制信号和第二控制信号的逻辑 高电平可分别提高到3V和5V。
[0062] 进一步，第一偏置电压和第二偏置电压均可大于1. 5V且小于1. 9V。
[0063] 进一步，开关单元12中的第一晶体管Ml、第二晶体管M2和第三晶体管M3可为三 阱晶体管。三阱晶体管可以采用业界已有的工艺及内部结构，也可以是内部结构中，N阱通 过一个电阻与电源相连，P阱通过另一个电阻与三阱晶体管的源极相连，该电源用于为三阱 晶体管供电，详见下文及图6b及图6c。
[0064] 本实施例所示的开关通过第一偏置电压设置电路设置第一偏置电压，抬高了输入 信号的直流电平，尽可能地避免了开关电路在输入信号较大的情况下导致的本应导通的开 关的关断。进一步，通过第二偏置电压设置电路设置第二偏置电压，避免了开关电路在输入 信号较大的情况下导致的本应关断的开关的导通，进一步优化了输入大信号情况时开关中 开关单元在关断状态下的性能，从而有效地提高了开关的线性度和隔离度。
[0065] 图2为本发明另一个实施例提供的开关电路图。本实施例中，开关为CMOS SPNT 开关，包括偏置电压设置电路20和开关电路21。
[0066] 偏置电压设置电路20包括一个电阻电容（RC)总电路201和N+1个RC分支电路 2020、2021、...202N。其中，RC总电路201可视为上述第一偏置电压设置电路，N+1个RC分 支电路2020、2021、…202N可视为N+1个第二偏置电压设置电路。
[0067] RC总电路201包括隔直电容C1和电阻R，电容C1的第一端为信号输入端(或输出 端）Pi，第二端与电阻R的第一端及开关电路21相连，电阻R的第二端接第一偏置电压。
[0068] N个RC分支电路2020、2022、…202N中的电容分别为隔直电容C〇0, Col，…Co N，电阻分别为R〇0，R〇1，…RoN。
[0069] 各RC分支电路与RC总电路201结构类似，不同之处在于，电容Cox (x=0, 1，…， N)的第一端与电阻Rox (χ=0，1，"·，Ν)的第一端及开关电路21相连，第二端为一路信号 输出端(或输入端）Ροχ (χ=〇，1，"·，Ν)，电阻Rox (χ=0，1，...，Ν)的第二端接第二偏置电 压。由于第一偏置电压域第二偏置电压相等，两者可以认为就是一个电压，因此在图2中 将两者均表示为偏置电压。
[0070] 本实施例提供的CMOS SPNT开关通过设置偏置电压，极大的提高了 CMOS SPNT开 关的线性度。
[0071] 根据分析和仿真验证，偏置电压有个最优取值范围，针对1. 8V和3V的CMOS工艺 最优取值为1. 5V?1. 9V。
[0072] 偏置电压可通过芯片内的集成低压差线性稳压器（Low Dropout Regulator, LD0) 电路提供。如图3所示，偏置电压电路具体可包括电容与LD0,电容的第一端与LD0及电阻 R、电阻Rox (χ=0，1, ...，N)相连，第二端接地。
[0073] 或者偏置电压可通过芯片内或芯片外的电源以及简单的电阻分压电路产生。如图 4所示，偏置电压电路具体可包括电阻R1、R2及电容C2,电阻R1的第一端接电源Vcc，第二 端与电阻R2的第一端、电容C2的第一端、电阻R、及电阻Rox (χ=0，1，"·，Ν)相连，电阻R2 的第二端及电容C2的第二端接地。
[0074] 开关电路21包括：Ν+1个开关单元210、211、…21Ν。
[0075] Ν+1个开关单元210、211、...21Ν完全相同，各开关单元与RC分支电路--对应 相连，具体地，开关单元21χ(χ=0，1，...，Ν)与RC分支电路202χ(χ=0，1，...，Ν)相连。
[0076] 为方便介绍，以图2中第一个开关单元210为例进行详细说明。
[0077] 开关单元210包括三个(或组）Ν型M0S晶体管Ml、M2和M3、电阻R1和R2。晶体 管Ml和M2串联在信号通路上，晶体管M3漏极接Ml和M2的连接点n0,源极接地，晶体管 Ml、M2和M3连接成"T"型结构。
[0078] 在开关单元210导通时，晶体管Ml和M2串联且均导通，起到了传递信号的作用， 并且Ml和M2的串联分担了通路上的电压压降，有利于提高线性度。此时，晶体管M3关断， 对该路不起作用，节点n0对地呈现高阻状态。
[0079] 在开关单元210关断时，晶体管Ml和M2关断，晶体管M3导通。晶体管Ml阻断了 该路的信号，经过节点n〇后，经由晶体管M3直通到地。晶体管M2关断进一步阻断了信号 流经该通路，提高了开关的隔离度。电阻R1和R2用来阻断寄生电容的耦合，以进一步提高 隔离度和线性度。
[0080] 各开关单元中，晶体管的控制端输入的信号dx (χ=0，1…N)以及dbx (χ=0，1…N) 或者说所接的电平dx (χ=0，1…N)以及dbx (χ=0，1…N)控制各开关单元的导通和关断。
[0081] 其中，dx与dbx之间为逻辑相反的关系。当某一开关单元21x (x=0,1…N)导通 时，取dx (χ=0，1…N)为高电平，dbx为低电平；该开关单元21χ (χ=0，1…N)关断时，取dx 为低电平，dbx为高电平。N+1个开关单元实现的功能性原理图如图5所示，通过D[N:0]选 中哪一路开关导通。一个D[N:0]信号包含了 d0, dl…dN及dbO, dbl...dbN的一组逻辑控 制信号。Pi为单端输入(或输出端)，P〇0?P〇N为多路输出（或输入端)，由控制端D[N:0] 决定其中一路开关导通，其余各路开关截止。
[0082] 为了进一步提高CMOS SPNT开关导通时的线性度，dx上的逻辑高电平比正常逻辑 电平大，如对1. 8V和3V的CMOS工艺，逻辑高电平可分别提高到3V和5V。由于M0S晶体管 的栅极和源漏极的相对电压并没有提高，确保了 M0S晶体管的可靠性。
[0083] 上述实施例中，如图6a所示的晶体管可为采用CMOS工艺普遍支持的三阱晶体管。 三阱晶体管采用三阱工艺，相当于每个晶体管在单独的P型阱中，P阱通过电阻和M0S晶体 管的源极连接，增强了各个端口之间的隔离度。
[0084] 如图6b所示，晶体管的源极经过电阻和晶体管所在的P型阱连接，能够隔离寄生 电容从而降低损耗。
[0085] 或者如图6c所示，多个晶体管串联在一起。具体地，每个晶体管的结构同图6b所 不，串联在一起的所有晶体管的棚极连接于一点，任意相邻的两个晶体管之间，如一个晶体 管的源极与后一个晶体管的漏极相连。这种多个晶体管串联是图6a所示晶体管的另一种 实现形式，适合在某些线性度要求更高而开关的损耗要求不高的场合应用。
[0086] 下面结合仿真结果，说明通过采用偏置电压设置电路实现高线性度的原理。
[0087] 图7为没有采用偏置电压设置电路情况下的输入电压信号和CMOS SPNT开关关断 的晶体管的栅极上电压的关系图。实线为加载在M0S晶体管的漏极的输入电压信号，虚线 为NM0S晶体管栅极的电压信号。从图7中可以看出：在没有设置偏置电压情况下（即偏置 电压为低电平〇)，输入电压信号较大时M0S晶体管漏极负电压信号已经低于栅端的电压， 当输入电压信号越大，在某些时间点M0S晶体管漏极电压信号低于栅极的电压越大，即栅 极电压与漏极电压之间的压差越大，导致在控制端即栅极信号不变的情况下原本关断的开 关电路变为半开半关或者导通状态，限制了输入电压信号的继续增大，从而导致CMOS SPNT 开关的线性度受限。同时这也导致了大信号输入情况下隔离度较差。
[0088] 图8为图2所示开关的电路仿真得到的输入电压信号和开关关断的晶体管的栅极 电压的关系图。即，图8给出了采用偏置电压设置电路情况下输入电压信号和CMOS SPNT 开关关断的晶体管的栅极电压的关系。实线为加载在M0S晶体管的漏极的输入电压信号， 虚线为NM0S晶体管栅极的电压。通过偏置电压设置电路设置1. 8V的偏置电压，同时抬高 逻辑高电平，逻辑低电平为零电平。从图8可以看出：即使输入电压信号很大，由于偏置电 压的存在，使得漏极电压信号低于栅极的电压不会很大，保证了 M0S晶体管栅极与漏极电 压之间的电压差在关断阈值内，使得关断的M0S晶体管总是处在关断状态下，并且由于栅 极电压低于漏极和源极电压，关断地更加彻底，提高了 CMOS SPNT开关的线性度。同时输入 电压信号通过M0S晶体管衰减更大，到达图2中的节点n0的信号更小，节点n0的信号再经 过导通的M0S晶体管M3连接到地，进一步衰减信号，增加了隔离度。
[0089] 图9为图2所示的开关的电路仿真的输入ldB压缩点（Input Compression PointldB，ICPldB)曲线图。图中横坐标为输入功率，纵坐标为输出功率。可以看出ICPldB 约为30dBm，而现有的CMOS SPNT开关的输入ldB压缩点（ICPldB)限制在15dBm左右。也 就是说，本发明上述实施例提出的CMOS SPNT开关的ICPldB远高于现有CMOS SPNT开关的 ICPldB，即本发明上述实施例所示的CMOS SPNT开关的线性度远高于现有CMOS SPNT开关 的线性度。
[0090] 图10为本发明另一实施例提供的射频芯片的结构示意图。本实施例中，射频芯片 包括控制电路101和开关102。开关102可为上述实施例提供的任意一种开关。控制电路 101用于为开关102提供第一控制信号和第二控制信号，第一控制信号的逻辑电平与第二 控制信号的逻辑电平相反，控制电路101通过第一控制信号和第二控制信号，控制开关102 中的至少一个开关单元的通断，具体详见图1所示实施例中的说明。
[0091] 进一步，当开关102中的开关单元为多个时，控制电路101还用于控制其中的任一 开关单元导通，并控制其余开关单元关断。
[0092] 进一步，本发明实施例提供的射频芯片还可包括：偏置电压电路。
[0093] 该偏置电压电路与开关102的第一偏置电压设置电路中第一电阻的第二端相连， 用于为开关102提供第一偏置电压。偏置电压电路可具体详见上述开关实施例中图3所示 的偏置电压电路的说明。第一偏置电压可具体详见上述开关实施例的说明。
[0094] 当开关102包括第二偏置电压设置电路时，偏置电压电路还可与开关10的第二偏 置电压设置电路中第四电阻的第二端相连，用于为开关102提供第二偏置电压，第二偏置 电压等于第一偏置电压，具体详见上述开关实施例的说明。
[0095] 当开关102包括第二偏置电压设置电路时，偏置电压电路可包括：第一偏置电压 电路和第二偏置电压电路；
[0096] 第一偏置电压电路与第一偏置电压设置电路中第一电阻的第二端相连，用于为开 关102提供所述第一偏置电压；
[0097] 第二偏置电压电路与第二偏置电压设置电路中第四电阻的第二端相连，用于为开 关102提供第二偏置电压。
[0098] 第一偏置电压和第二偏置电压均可大于1. 5V且小于1. 9V。
[0099] 本实施例中，射频芯片通过上述线性度较高的开关，提高了信号发射的可靠性。
[0100]图11为本发明另一实施例提供的单板的结构示意图。本实施例中，单板包括：偏 置电压电路111和射频芯片112。射频芯片112可为上述芯片实施例提供的任意一种射频 芯片。偏置电压电路111用于为射频芯片112中的开关提供第一偏置电压。
[0101] 进一步，当开关包括第二偏置电压设置电路时，偏置电压电路111还用于为开关 提供第二偏置电压，第一偏置电压和第二偏置电压相等。其中，偏置电压电路、第一偏置电 压和第二偏置电压详见上述开关实施例中的说明。
[0102] 本实施例中，单板可为射频或微波单板，通过上述包括线性度较高的开关的射频 芯片，提高了信号发射的可靠性。
[0103] 本发明另一实施例提供的终端设备，包括上述实施例提供的任意一种CMOS SPNT 开关。终端设备通过上述线性度较高的CMOS SPNT开关，提高了信号发射的可靠性。
[0104] 本发明另一实施例提供的基站，包括上述实施例提供的任意一种CMOS SPNT开关。 基站通过上述线性度较高的CMOS SPNT开关，提高了信号发射的可靠性。
[0105] 上述射频或微波单板、终端设备和基站中，CMOS SPNT开关可设置在射频芯片中。
[0106] 上述实施例提供的技术方案针对目前射频或微波单板上商用器件成本高、面积大 的缺点，通过偏置电压设置电路及开关电路等部件，有效地提高了 CMOS SPNT开关的线性度 和隔离度，使得SPNT开关电路能够与现有主流CMOS工艺完全兼容，使芯片内集成高性能 CMOS SPNT开关成为可能，从而能够集成到芯片中替代射频单板、微波单板等装置上的分离 的商用器件实现的SPNT开关，降低了射频单板、微波单板等装置的成本和面积，顺应和推 动了射频单板、微波单板等装置的集成度，小型化和低成本趋势。
[0107] 最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制； 尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其 依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征 进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技 术方案的范围。
【权利要求】
1. 一种开关，其特征在于，包括： 第一偏置电压设置电路，包括：第一电容和第一电阻，所述第一电容的第一端为信号输 入端，所述第一电容的第二端和所述第一电阻的第一端相连，所述第一电阻的第二端接第 一偏置电压； 至少一个开关单元，所述至少一个开关单元中每个开关单元包括：第一晶体管、第二 晶体管、第三晶体管、第二电阻和第三电阻，所述第一晶体管的漏极与所述第一电容的第二 端相连，所述第一晶体管的源极与所述第二晶体管的漏极相连，所述第一晶体管的栅极与 所述第二电阻的第一端相连；所述第二晶体管的栅极与所述第三电阻的第一端相连，所述 第二晶体管的源极接信号输出端；所述第二电阻的第二端与所述第三电阻的第二端相连并 且接第一控制信号；所述第三晶体管的源极接地，所述第三晶体管的漏极连接所述第一晶 体管的源极和第二晶体管的漏极之间连线上的节点，所述第三晶体管的栅极接第二控制信 号；其中，所述第一控制信号与所述第二控制信号用于控制所述第一晶体管、第二晶体管和 第三晶体管的导通或关断，所述第一控制信号的逻辑电平与所述第二控制信号的逻辑电平 相反。
2. 根据权利要求1所述的开关，其特征在于，还包括： 至少一个第二偏置电压设置电路，所述第二偏置电压设置电路与所述至少一个开关单 元的数量相同，且 对应连接； 所述至少一个第二偏置电压设置电路中每个第二偏置电压设置电路包括：第二电容和 第四电阻，所述第二电容的第一端与所述第二晶体管的源极及所述第四电阻的第一端连接 于一点，所述第四电阻的第二端接第二偏置电压，所述第二电容的第二端为信号输出端； 所述第二偏置电压等于所述第一偏置电压。
3. 根据权利要求1或2所述的开关，其特征在于，所述第一晶体管、所述第二晶体管和 所述第三晶体管为三阱晶体管。
4. 根据权利要求3所述的开关，其特征在于，所述三阱晶体管中，N阱通过一个电阻与 电源相连，P阱通过另一个电阻与所述三阱晶体管的源极相连，所述电源用于为所述三阱晶 体管供电。
5. 根据权利要求1-4中任一项所述的开关，其特征在于，所述第一控制信号和所述第 二控制信号的高电平大于或等于2. 5V。
6. -种射频芯片，其特征在于，包括：控制电路和上述权利要求1-5任一项所述的开 关，所述控制电路用于为所述开关提供第一控制信号和第二控制信号，所述控制电路通过 所述第一控制信号和所述第二控制信号，控制所述开关中的至少一个开关单元的通断。
7. 根据权利要求6所述的芯片，其特征在于，当所述开关中的所述至少一个开关单元 为多个开关单元时，所述控制电路还用于控制所述多个开关单元中的任一开关单元导通， 并控制所述多个开关单元中除任一开关单元外的其余开关单元关断。
8. 根据权利要求6或7所述的芯片，其特征在于，所述芯片还包括：偏置电压电路； 所述偏置电压电路与所述开关的第一偏置电压设置电路中第一电阻的第二端相连，用 于为所述开关提供所述第一偏置电压。
9. 根据权利要求8所述的芯片，其特征在于，当所述开关包括第二偏置电压设置电路 时，所述偏置电压电路还与所述开关的第二偏置电压设置电路中第四电阻的第二端相连， 用于为所述开关提供所述第二偏置电压，所述第二偏置电压等于所述第一偏置电压。
10. 根据权利要求8所述的芯片，其特征在于，当所述开关包括第二偏置电压设置电路 时，所述偏置电压电路包括：第一偏置电压电路和第二偏置电压电路； 所述第一偏置电压电路与所述第一偏置电压设置电路中第一电阻的第二端相连，用于 为所述开关提供所述第一偏置电压； 所述第二偏置电压电路与所述第二偏置电压设置电路中第四电阻的第二端相连，用于 为所述开关提供所述第二偏置电压。
11. 根据权利要求9或10所述的芯片，其特征在于，所述第一偏置电压和第二偏置电压 均大于1. 5V且小于1. 9V。
12. -种单板，其特征在于，包括偏置电压电路和上述权利要求6或7所述的射频芯片， 所述偏置电压电路用于为所述射频芯片中的开关提供所述第一偏置电压。
13. 根据权利要求12所述的单板，其特征在于，当所述开关包括第二偏置电压设置电 路时，所述偏置电压电路还用于为所述开关提供所述第二偏置电压，所述第一偏置电压和 所述第二偏置电压相等。
【文档编号】H03K17/687GK104218931SQ201310220945
【公开日】2014年12月17日 申请日期:2013年6月5日 优先权日:2013年6月5日
【发明者】王红玉, 彭嵘, 刘全 申请人:华为技术有限公司