Flash读控制电路的制作方法
【专利摘要】本发明公开了一种Flash读控制电路，包括：时钟信号发生器，可调延时模块，分频电路，读时序电路；可调延时模块包括：由第一PMOS管和第一NMOS管组成的第一反相器，该反相器的输入端接时钟信号；由第二PMOS管和第二NMOS管组成的第二反相器，该反相器输出延时信号。第三NMOS管连接在第一NMOS管的源极和地之间，第四NMOS管和第五NMOS管连接在第一NMOS管的源极和地之间，第三和五NMOS管的栅极接同一偏置，第四NMOS管的栅极连接延时调节信号，通过延时调节信号调节延时。本发明能精确调整延时信号的延时时间，从而能精确调整建立时间及建立时间裕量并避免时序的浪费。
【专利说明】Flash读控制电路
【技术领域】
[0001]本发明涉及一种半导体集成电路，特别是涉及一种Flash (闪存)读控制电路。
【背景技术】
[0002]现有Flash读控制电路产生的信号由时钟采样产生，时钟采样需要一定的建立时间；现有的做法是将时钟信号和采样信号之间加上一个延时单元(delay cell)用来保证采样信号的建立时间。如图1所示，是现有Flash读控制电路的电路图；现有Flash读控制电路包括:
[0003]时钟信号发生器101，用于产生时钟信号Tclk ；
[0004]延时单元102，用于产生所述时钟信号的延时信号Pclk ；
[0005]分频电路103，用于产生所述时钟信号的分频信号Aclk ；
[0006]读时序电路104，输入端连接所述延时信号Pclk和所述分频信号Aclk，在所述延时信号Pclk和所述分频信号Aclk的控制下输出读时序信号，读时序信号包括:信号放大均衡信号(Sense Amplifier Equiplirium, saeq)、信号放大使倉泛信号(Sense AmplifierEnable, saen) 一即saenl,信号放大使能信号二即saen2。
[0007]如图2所示，是现有Flash读控制电路的时序图，时序图中包括了:时钟信号Tclk、延时信号Pclk、所述分频信号Aclk、saeq和saen2的时序图，时钟信号Tclk的上升沿和延时信号Pclk的上升沿之间有延时tacs。虚线框105为时钟信号Tclk的上升沿和延时信号Pclk的放大图，可以看出，时钟信号Tclk的每一个上升沿处的延时tacs都是固定的，该延时tacs大小由延时单元102决定。
[0008]对于初期设计来说，为保证电路的功能以及性能，延时单元102会考虑偏差后留有很大的裕量。如此，便有以下缺点:1.延时单元102偏差即延时tacs值较大，造成时序的浪费；2.建立时间不可精准调节。
【发明内容】
[0009]本发明所要解决的技术问题是提供一种Flash读控制电路，能精确调整延时信号的延时时间，从而能精确调整建立时间及建立时间裕量并避免时序的浪费。
[0010]为解决上述技术问题，本发明提供的Flash读控制电路包括:
[0011]时钟信号发生器，用于产生时钟信号。
[0012]可调延时模块，用于产生所述时钟信号的延时信号。
[0013]分频电路，用于产生所述时钟信号的分频信号。
[0014]读时序电路，输入端连接所述延时信号和所述分频信号，在所述延时信号和所述分频信号的控制下输出读时序信号。
[0015]所述可调延时模块包括:
[0016]由第一 PMOS管和第一 NMOS管组成的第一反相器，所述第一 PMOS管的源极接电源电压，所述第一 PMOS管和所述第一 NMOS管的漏极相连，所述第一 PMOS管和所述第一 NMOS管的栅极相连并连接所述时钟信号。
[0017]由第二 PMOS管和第二 NMOS管组成的第二反相器，所述第二 PMOS管的源极接电源电压，所述第二 PMOS管和所述第二 NMOS管的漏极相连并输出所述延时信号，所述第二 PMOS管和所述第二 NMOS管的栅极相连并连接所述第一 PMOS管的漏极，所述第二 NMOS管的源极接地。
[0018]第三NMOS管，所述第三NMOS管的漏极连接所述第一 NMOS管的源极，所述第三NMOS管的源极接地、栅极接第一偏置电压。
[0019]第四NMOS管和第五NMOS管，所述第四NMOS管的漏极连接所述第一 NMOS管的源极，所述第四NMOS管的源极连接所述第五NMOS管的漏极，所述第五NMOS管的源极接地，所述第五NMOS管的栅极接所述第一偏置电压。
[0020]所述第四NMOS管的栅极连接延时调节信号；所述延时调节信号越大，所述第一NMOS管的源极到地之间的电流越大，所述延时信号和所述时钟信号之间的延时越短；所述延时调节信号和所述第四NMOS管的源极电压差小于所述第四NMOS管的阈值电压时，所述第四NMOS管和所述第五NMOS管组成的电流支路关闭，所述第一 NMOS管的源极到地之间的电流由所述第三NMOS管的电流支路提供，所述延时信号和所述时钟信号之间的延时最大。
[0021]进一步的改进是，所述可调延时模块还包括连接成电容结构的第六NMOS管，所述第六NMOS管的栅极连接所述第一 PMOS管的漏极，所述第六NMOS管的源极和漏极都接地。
[0022]本发明通过可调延时模块的设置，能够通过延时调节信号来实现延时信号的延时时间的精确调整，从而能精确调整建立时间及建立时间裕量并避免时序的浪费。
【专利附图】
【附图说明】
[0023]下面结合附图和【具体实施方式】对本发明作进一步详细的说明:
[0024]图1是现有Flash读控制电路的电路图；
[0025]图2是现有Flash读控制电路的时序图；
[0026]图3是本发明实施例Flash读控制电路的电路图；
[0027]图4是本发明实施例可调延时模块的电路图；
[0028]图5是本发明实施例Flash读控制电路的时序图。
【具体实施方式】
[0029]如图3所示，是本发明实施例Flash读控制电路的电路图；本发明实施例Flash读控制电路包括:
[0030]时钟信号发生器1，用于产生时钟信号Tclk。
[0031]可调延时模块2,用于产生所述时钟信号Tclk的延时信号Pclk。
[0032]分频电路3,用于产生所述时钟信号Tclk的分频信号Aclk。
[0033]读时序电路4，输入端连接所述延时信号Pclk和所述分频信号Aclk，在所述延时信号Pclk和所述分频信号Aclk的控制下输出读时序信号，所述读时序信号包括信号Saeq和 Saen2。
[0034]如图4所示，是本发明实施例可调延时模块2的电路图；所述可调延时模块2包括:
[0035]由第一 PMOS管MPl和第一 NMOS管MNl组成的第一反相器，所述第一 PMOS管MPl的源极接电源电压Vpwr，所述第一 PMOS管MPl和所述第一 NMOS管丽I的漏极相连，所述第一 PMOS管MPl和所述第一 NMOS管丽I的栅极相连并连接所述时钟信号Tclk。
[0036]由第二 PMOS管MP2和第二 NMOS管丽2组成的第二反相器，所述第二 PMOS管MP2的源极接电源电压Vpwr，所述第二 PMOS管MP2和所述第二 NMOS管丽2的漏极相连并输出所述延时信号，所述第二 PMOS管MP2和所述第二 NMOS管丽2的栅极相连并连接所述第一PMOS管MPl的漏极，所述第二 NMOS管MN2的源极接地Vgnd。
[0037]第三NMOS管MN3，所述第三NMOS管丽3的漏极连接所述第一 NMOS管丽I的源极，所述第三NMOS管MN3的源极接地Vgnd、栅极接第一偏置电压Vbias。
[0038]第四NMOS管MN4和第五NMOS管MN5，所述第四NMOS管MN4的漏极连接所述第一NMOS管MNl的源极，所述第四NMOS管MN4的源极连接所述第五NMOS管MN5的漏极，所述第五NMOS管丽5的源极接地Vgnd，所述第五NMOS管丽5的栅极接所述第一偏置电压Vbias。
[0039]所述第四NMOS管MN4的栅极连接延时调节信号Trim〈n:0> ;所述延时调节信号Trim<n:0>越大，所述第一 NMOS管丽I的源极到地Vgnd之间的电流越大，所述延时信号Pclk和所述时钟信号Tclk之间的延时越短；所述延时调节信号Trim〈n:0>和所述第四NMOS管MN4的源极电压差小于所述第四NMOS管MN4的阈值电压时，所述第四NMOS管MN4和所述第五NMOS管MN5组成的电流支路关闭，所述第一 NMOS管MNl的源极到地Vgnd之间的电流由所述第三NMOS管MN3的电流支路提供，所述延时信号Pclk和所述时钟信号Tclk之间的延时最大。
[0040]所述可调延时模块2还包括连接成电容结构的第六NMOS管，所述第六NMOS管的栅极连接所述第一 PMOS管MPl的漏极，所述第六NMOS管的源极和漏极都接地Vgnd。
[0041]如图5所示，是本发明实施例Flash读控制电路的时序图。时序图中包括了:时钟信号Tclk、延时信号Pclk、所述分频信号Aclk、saeq和saen2的时序图，时钟信号Tclk的上升沿和延时信号Pclk的上升沿之间有延时tacs。虚线框5为时钟信号Tclk的上升沿和延时信号Pclk的放大图，可以看出，通过将所述延时调节信号Trim〈n: 0>设置为不同值，对应的时钟信号Tclk的上升沿处的延时tacs做相应调整，如时钟信号Tclk的第一个上升沿处的延时tacsO要大于第二个上升沿处的延时tacsl。所以本发明实施例能够通过延时调节信号Trim〈n:0>来实现延时信号Pclk的延时tacs时间的精确调整，从而能精确调整建立时间及建立时间裕量并避免时序的浪费。
[0042]以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。
【权利要求】
1.一种Flash读控制电路，其特征在于，包括: 时钟信号发生器，用于产生时钟信号； 可调延时模块，用于产生所述时钟信号的延时信号； 分频电路，用于产生所述时钟信号的分频信号； 读时序电路，输入端连接所述延时信号和所述分频信号，在所述延时信号和所述分频信号的控制下输出读时序信号； 所述可调延时模块包括: 由第一 PMOS管和第一 NMOS管组成的第一反相器，所述第一 PMOS管的源极接电源电压，所述第一 PMOS管和所述第一 NMOS管的漏极相连，所述第一 PMOS管和所述第一 NMOS管的栅极相连并连接所述时钟信号； 由第二 PMOS管和第二 NMOS管组成的第二反相器，所述第二 PMOS管的源极接电源电压，所述第二 PMOS管和所述第二 NMOS管的漏极相连并输出所述延时信号，所述第二 PMOS管和所述第二 NMOS管的栅极相连并连接所述第一 PMOS管的漏极，所述第二 NMOS管的源极接地； 第三NMOS管，所述第三NMOS管的漏极连接所述第一 NMOS管的源极，所述第三NMOS管的源极接地、栅极接第一偏置电压； 第四NMOS管和第五NMOS管，所述第四NMOS管的漏极连接所述第一 NMOS管的源极，所述第四NMOS管的源极连接所述第五NMOS管的漏极，所述第五NMOS管的源极接地，所述第五NMOS管的栅极接所述第一偏置电压； 所述第四NMOS管的栅极连接延时调节信号；所述延时调节信号越大，所述第一 NMOS管的源极到地之间的电流越大，所述延时信号和所述时钟信号之间的延时越短；所述延时调节信号和所述第四NMOS管的源极电压差小于所述第四NMOS管的阈值电压时，所述第四NMOS管和所述第五NMOS管组成的电流支路关闭，所述第一 NMOS管的源极到地之间的电流由所述第三NMOS管的电流支路提供，所述延时信号和所述时钟信号之间的延时最大。
2.如权利要求1所述Flash读控制电路，其特征在于:所述可调延时模块还包括连接成电容结构的第六NMOS管，所述第六NMOS管的栅极连接所述第一 PMOS管的漏极，所述第六NMOS管的源极和漏极都接地。
【文档编号】H03K19/08GK104348457SQ201310338010
【公开日】2015年2月11日 申请日期:2013年8月5日 优先权日:2013年8月5日
【发明者】刘芳芳, 姚翔 申请人:上海华虹宏力半导体制造有限公司