时间数字转换器和时间间隔测量方法与流程

本发明涉及时间测量领域，具体而言，涉及一种时间数字转换器和时间间隔测量方法。

背景技术：
时间间隔测量在信息技术领域有着非常广泛的应用，多种物理量都可以通过一定的方法转换为时间量，而时间数字转换器(TimetoDigitalConverter，简称TDC)可以将时间量转换为数字量，达到用计算机处理各种物理量的目的，可用在超声波流量计、激光测距仪、超声波密度仪等多种设备中。时间数字转换器的主要设计指标包括：时间测量精度和时间测量范围。时间测量精度影响量化分辨率，时间测量范围影响时间数字转换器的应用范围。差分链是一种常用的提高时间测量精度的方法，通过对不同时间延迟的两个延迟单元做差分，可以得到小于单个门级延迟的测量精度。相关技术中公开了一种使用环形差分链的时间数字转换器，此种时间数字转换器测量时需要在开机信号和结束信号进入的两个阶段分别记录粗值计数、细值计数、圈内位置等信息，再通过一个复杂的算式得到测量结果，计算复杂且涉及多个参数。在一个纯数字实现的时间数字转换器中，这些参数是必需但无法预知的，所以这种方案不便于测量绝对的时间间隔值。并且此种时间数字转换器还需要外围电路进行电压调节，来保证时间数字转换器正常工作，造成时间数字转换器的更加复杂。针对现有技术中时间数字转换器比较复杂的问题，目前尚未提出有效的解决方案。

技术实现要素：
本发明的主要目的在于提供一种时间数字转换器和时间间隔测量方法，以解决现有技术中时间数字转换器比较复杂的问题。为了实现上述目的，根据本发明的一个方面，提供了一种时间数字转换器，包括：第一脉冲整形器，用于接收开始脉冲和结束脉冲，对开始脉冲进行转换以输出第一脉冲，对结束脉冲进行转换以输出第二脉冲，其中，第一脉冲和第二脉冲的脉冲宽度相等；环形差分链，用于记录第一脉冲以及第二脉冲匹配时，第一脉冲以及第二脉冲在 环形差分链中的环内位置，环形差分链具有第一延迟环和第二延迟环，第一延迟环用于传输第一脉冲，第二延迟环用于传输第二脉冲，其中，第一延迟环的延迟时间不同于第二延迟环的延迟时间；计数器，用于对第一脉冲在第一延迟环内的传输圈数计数，得到第一计数值，并对第二脉冲在第二延迟环内的传输圈数计数，得到第二计数值；寄存器，用于当第一脉冲以及第二脉冲匹配时，存储第二计数值、第一计数值和第一脉冲以及第二脉冲匹配时在环形差分链中的环内位置，以计算开始脉冲和结束脉冲之间的时间间隔。进一步地，时间数字转换器还包括：使能单元，其输入端与计数器连接，用于为环形差分链提供使能信号。进一步地，第一延迟环具有编号为D1至Dn的n个缓冲器，缓冲器Di的输出端与缓冲器Di+1的输入端相连接，缓冲器Dn的输出端与缓冲器D1的输入端相连接，缓冲器D1的输入端还用于接收第一脉冲，第二延迟环具有编号为B1至Bn的n个缓冲器，缓冲器Bi的输出端与缓冲器Bi+1的输入端相连接，缓冲器Bn的输出端与缓冲器B1的输入端相连接，缓冲器B1的输入端还用于接收第二脉冲，i＝1至n-1，n为2以上的自然数，环形差分链还包括：编号为A1至An的n个第一逻辑单元，均用于对接收到的信号进行逻辑与运算，其中，第一逻辑单元A1至第一逻辑单元An的第一输入端均与使能单元的输出端相连接，第一逻辑单元Aj的第二输入端与缓冲器Dj的输出端相连接，第一逻辑单元Aj的第三输入端与缓冲器Bj的输出端相连接，j＝1至n；编号为RS1至RSn的n个触发器，其中，触发器RSj的置位端与第一逻辑单元Aj的输出端相连接，触发器RS1至触发器RSn的输出端均与编码器相连接，编码器用于对环内位置进行编码，得到编码值后，将编码值发送至寄存器。进一步地，环形差分链还包括：编号为E1至En的n个缓冲器，缓冲器Ei的输出端与缓冲器Ei+1的输入端相连接，缓冲器E1的输入端与使能单元的输出端相连接，第一逻辑单元Aj的第一输入端连接至缓冲器Ej的输出端。进一步地，时间数字转换器还包括：第二脉冲整形器，输入端与缓冲器Dn的输出端和缓冲器Bn的输出端均相连接，输出端与缓冲器D1的输入端和缓冲器B1的输入端均相连接。进一步地，时间数字转换器还包括：第二逻辑单元，输入端与第一脉冲整形器和第二脉冲整形器均相连接，用于选择将第一脉冲整形器输出的第一脉冲和第二脉冲输送至环形差分链，或将在环形差分链中传输的第一脉冲和第二脉冲再次输送至环形差分链；以及第三逻辑单元，输入端与第二逻辑单元的输出端相连接，输出端与缓冲器D1的输入端和缓冲器B1的输入端均相连接，用于选择输送复位信号至环形差分链，或输 送第一脉冲和第二脉冲至环形差分链。进一步地，第二逻辑单元包括：第一或门，第一或门的第一输入端连接至第一脉冲整形器的第一输出端，第一或门的第二输入端连接至第二脉冲整形器的第一输出端；以及第二或门，第二或门的第一输入端连接至第一脉冲整形器的第二输出端，第二或门的第二输入端连接至第二脉冲整形器的第二输出端，第三逻辑单元包括：第一与门，第一与门的第一输入端连接至第一或门的输出端，第一与门的第二输入端用于接收清零信号；以及第二与门，第二与门的第一输入端连接至第二或门的输出端，第二与门的第二输入端用于接收清零信号。进一步地，使能单元包括：逻辑模块，与计数器相连接，用于在第二计数值与第一计数值相等时输出逻辑1；触发器模块，触发器模块的置位端与逻辑模块的输出端相连接；以及多路选择器，多路选择器的第一输入端与触发器模块的输出端相连接，多路选择器的第二输入端用于接收逻辑1，多路选择器的输出端连接至n个第一逻辑单元的第一输入端。为了实现上述目的，根据本发明的另一方面，提供了一种时间间隔测量方法，应用于时间数字转换器，时间数字转换器包括第一延迟环以及第二延迟环，第一延迟环的延迟时间不同于第二延迟环的延迟时间，时间间隔测量方法包括：接收开始脉冲以及结束脉冲；对开始脉冲和结束脉冲分别进行转换，对应得到第一脉冲和第二脉冲，其中，第一脉冲和第二脉冲的脉冲宽度相等；输送第一脉冲至第一延迟环，并输送第二脉冲至第二延迟环；对第一脉冲在第一延迟环内的传输圈数进行计数，得到第一计数值，并对第二脉冲在第二延迟环内的传输圈数进行计数，得到第二计数值；获取第一脉冲和第二脉冲匹配时的第一脉冲以及第二脉冲在环形差分链的环内位置、第一脉冲在第一延迟环中的传输圈数以及第二脉冲在第二延迟环中的传输圈数；根据第二计数值、第一计数值和环内位置计算开始脉冲和结束脉冲之间的时间间隔，其中，第一计数值为第一脉冲在第一延迟环中的传输圈数，第二计数值为第二脉冲在第二延迟环中的传输圈数。进一步地，在得到第二计数值和第一计数值之后，并且在获取第一脉冲和第二脉冲匹配时的环内位置之前，时间间隔测量方法还包括：判断第二计数值和第一计数值是否相等，若判断出第二计数值和第一计数值相等，则确定第一脉冲与第二脉冲匹配。进一步地，第一延迟环和第二延迟环均包括n个缓冲器，根据第二计数值、第一计数值和环内位置计算开始脉冲和结束脉冲之间的时间间隔包括：按照公式T＝Tp×(C×n+X)计算开始脉冲和结束脉冲之间的时间间隔，其中，Tp为第一延迟环和第二延迟环之间的分辨率，C为第二计数值或第一计数值，X为环内位置，T为时间间隔。进一步地，第一延迟环和第二延迟环均包括n个缓冲器，根据第二计数值、第一 计数值和环内位置计算开始脉冲和结束脉冲之间的时间间隔包括：计算第一计数值与第二计数值之差；以及按照公式T＝Tp×(Cq×n+X+Cd×Nr)计算开始脉冲和结束脉冲之间的时间间隔，其中，Tp为第一延迟环和第二延迟环之间的分辨率，Cq为第二计数值，Cd为第一计数值与第二计数值之差，X为环内位置，Nr为第二延迟环的延迟时间与分辨率的比值，T为时间间隔。进一步地，在接收开始脉冲以及结束脉冲之前，时间间隔测量方法还包括：校准时间数字转换器，得到第一延迟环和第二延迟环之间的分辨率Tp和第二延迟环的延迟时间与分辨率的比值Nr。进一步地，校准时间数字转换器，得到第一延迟环和第二延迟环之间的分辨率Tp包括：将参考时钟的两个连续上升沿对应输送至第一延迟环和第二延迟环；检测参考时钟的两个连续上升沿之间的时间间隔；以及按照公式计算第一延迟环和第二延迟环之间的分辨率Tp，其中，Tc为参考时钟的周期，T测为检测到的参考时钟的两个连续上升沿之间的时间间隔。进一步地，第一延迟环和第二延迟环均包括n个缓冲器，校准时间数字转换器，得到第二延迟环的延迟时间与分辨率的比值Nr包括：将参考时钟的两个连续上升沿对应输送至第一延迟环和第二延迟环；至少连续两次记录两个连续上升沿匹配时的环内位置和第一延迟环内传输的脉冲的传输圈数；以及按照公式计算第二延迟环的延迟时间与分辨率的比值Nr，其中，Ci′2和Ci′1为相邻两次记录的第一延迟环内传输的脉冲的传输圈数，Xi′2和Xi′1为相邻两次记录的两个连续上升沿匹配时的环内位置，N为记录次数。本发明采用包括以下结构的时间数字转换器：第一脉冲整形器，用于接收开始脉冲和结束脉冲，并对开始脉冲进行转换以输出第一脉冲，以及对结束脉冲进行转换以输出第二脉冲，其中，第一脉冲和第二脉冲的脉冲宽度相等；环形差分链，用于记录第一脉冲以及第二脉冲匹配时，第一脉冲以及第二脉冲在环形差分链中的环内位置，环形差分链具有第一延迟环和第二延迟环，第一延迟环用于传输第一脉冲，第二延迟环用于传输第二脉冲，其中，第一延迟环的延迟时间不同于第二延迟环的延迟时间；计数器，用于对第一脉冲在第一延迟环内的传输圈数计数，得到慢环圈数，并对第二脉冲在第二延迟环内的传输圈数计数，得到快环圈数；以及寄存器，用于当第一脉冲以及第二脉冲匹配时，存储第二计数值、第一计数值和第一脉冲以及第二脉冲匹配时在环形差分链中的环内位置，以计算开始脉冲和结束脉冲之间的时间间隔。通过设置脉冲整形器对开始脉冲和结束脉冲进行转换，避免了脉冲信号在延迟环的奇数圈和偶数圈出现传输极性的不同，进而能够利用计数器对开始脉冲和结束脉冲从进入延迟环 到发生匹配的总圈数进行计数，避免了现有技术中因需要两个阶段对脉冲信号的传输圈数进行计数而导致的复杂控制操作的问题，解决了现有技术中时间数字转换器比较复杂的问题，进而达到了简化结构、降低功耗的效果。附图说明构成本申请的一部分的附图用来提供对本发明的进一步理解，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：图1是根据本发明实施例的时间数字转换器的示意图；图2是根据本发明实施例的时间数字转换器中环形差分链的示意图；图3是根据本发明实施例的时间数字转换器中差分比较单元的示意图；图4是根据本发明优选实施例的时间数字转换器的示意图；图5是根据本发明实施例的时间间隔测量方法的流程图；图6是采用本发明实施例的时间间隔测量方法进行准确测量的示意图；图7是采用本发明实施例的时间间隔测量方法进行快速测量的示意图；以及图8是采用本发明实施例的时间间隔测量方法进行校准的示意图。具体实施方式需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本发明。本发明实施例提供了一种时间数字转换器，以下对本发明实施例所提供的时间数字转换器进行具体介绍：图1是根据本发明实施例的时间数字转换器的示意图，如图1所示，该实施例的时间数字转换器包括第一脉冲整形器10、环形差分链20、计数器30和寄存器50，具体地：第一脉冲整形器10用于接收开始脉冲和结束脉冲，对开始脉冲进行转换以输出第一脉冲，对结束脉冲进行转换以输出第二脉冲，其中，第一脉冲和第二脉冲的脉冲宽度相等；优选地，第一脉冲整形器10具有第一输入端、第二输入端、第一输出端和第二输出端，第一输入端用于接收开始脉冲Sin，第二输入端用于接收结束脉冲Sref，开始脉冲Sin和结束脉冲Sref经过第一脉冲整形器10后，可以被转换为脉冲宽度相等的脉冲 信号，再分别由第一输出端和第二输出端输出，以保证后续根据转换后的脉冲信号进行时间间隔测量，在本发明实施例中，为避免脉冲宽度过宽，第一脉冲整形器10将开始脉冲和结束脉冲均转换为脉冲宽度固定的脉冲信号，具体的脉冲宽度根据实际需要进行设定，其中，第一输出端输出对开始脉冲Sin转换后所得到的第一脉冲，第二输出端输出对结束脉冲Sref转换后所得到的第二脉冲。环形差分链20用于记录第一脉冲以及第二脉冲匹配时，第一脉冲以及第二脉冲在环形差分链中的环内位置，环形差分链具有第一延迟环和第二延迟环，第一延迟环用于传输第一脉冲，第二延迟环用于传输第二脉冲，其中，第一延迟环的延迟时间不同于第二延迟环的延迟时间；在本发明实施例中，两个延迟环的延迟时间不相同，以下描述中以第一延迟环的延迟时间大于第二延迟环的延迟时间进行说明。计数器30，用于对第一脉冲在第一延迟环内的传输圈数计数，得到第一计数值，并对第二脉冲在第二延迟环内的传输圈数计数，得到第二计数值；该计数器30与第一延迟环和第二延迟环均相连接，对第一脉冲在第一延迟环内的传输圈数计数，得到第一计数值Cq，并对第二脉冲在第二延迟环内的传输圈数计数，得到第二计数值Cr。寄存器50，用于当第一脉冲以及第二脉冲匹配时，存储第二计数值、第一计数值和第一脉冲以及第二脉冲匹配时在环形差分链中的环内位置，以计算开始脉冲和结束脉冲之间的时间间隔。其中，寄存器50与计数器30和环形差分链20均相连接，优选地，寄存器50可以根据自身内部所存储的计算原理，在接收到第一计数值、第二计数值和环内位置后，直接计算时间差，也可以将第一计数值、第二计数值和环内位置传输至其它能够执行计算功能的器件对间差进行计算。其中，所谓发生匹配是指第一脉冲传输到第一延迟环的(a为正整数，b为自然数，并且a≤b)处时，第二脉冲也传输到第二延迟环的处，对于环形差分链来说，其内两个延迟环的长度相等，当两个脉冲同样都传输到所处环的处时，说明这两个脉冲发生匹配，也即是第二脉冲追上第一脉冲，在第一脉冲和第二脉冲传输过程中，由于两个延迟环快慢不同，所以会出现原先落后于第一脉冲的第二脉冲将逐渐接近并最终超过第一脉冲，其中，第二脉冲赶上第一脉冲的下降沿时，两个脉冲信号发生匹配。通过设置脉冲整形器对开始脉冲和结束脉冲进行转换，避免了脉冲信号在延迟环的奇数圈和偶数圈出现传输极性的不同，进而能够利用计数器对开始脉冲和结束脉冲 从进入延迟环到发生匹配的总圈数进行计数，避免了现有技术中因需要两个阶段计数而导致时间数字转换器电路结构比较复杂的问题，进而达到了简化电路结构、降低功耗的效果。本发明实施例提供了一种环形差分链20的具体结构，图2是本发明实施例中环形差分链20的具体结构图，如图2所示，第一延迟环具有编号为D1至Dn的n(n为2以上的自然数)个缓冲器(图2中示意性示出了n为8的情况所构成的时间数字转换器)，这n个缓冲器首尾依次相连接组成第一延迟环，即，缓冲器Di(i依次取1至n-1)的输出端与缓冲器Di+1的输入端相连接，缓冲器Dn的输出端与缓冲器D1的输入端相连接，其中，缓冲器D1的输入端还用于作为第一延迟环的输入端，可以与第一脉冲整形器10的第一输出端相连接，以接收第一脉冲，即，第一脉冲通过缓冲器D1的输入端传入第一延迟环后在第一延迟环内传输。第二延迟环具有编号为B1至Bn的n个缓冲器，这n个缓冲器首尾依次相连接组成第二延迟环，即，缓冲器Bi的输出端与缓冲器Bi+1的输入端相连接，缓冲器Bn的输出端与缓冲器B1的输入端相连接，缓冲器B1的输入端还用于作为第二延迟环的输入端，与可以第一脉冲整形器10的第二输出端相连接，以接收第二脉冲，即，第二脉冲通过缓冲器B1的输入端传入第二延迟环后在第二延迟环内。环形差分链20还具有编号为A1至An的n个第一逻辑单元，第一逻辑单元的个数与第一延迟环中缓冲器的个数以及第二延迟环中缓冲器的个数均相同，这n个第一逻辑单元均用于在各自接收到的信号均为高电平信号的情况下，对应输出逻辑1，即，相当于对接收到的信号进行逻辑与运算，图2中示意性示出了第一逻辑单元为与门，其中，缓冲器Dj(j依次取1至n)的输出端和缓冲器Bj的输出端均对应相连接至相应的第一逻辑单元Aj的输入端。本发明实施例中，一个缓冲器Dj、一个缓冲器Bj和相连接的第一逻辑单元Aj构成环形差分链20中的一个差分比较单元的主要部件，图2中示意性示出了环形差分链20具有8个差分比较单元，图3是一个差分比较单元的示意图。第一逻辑单元Aj在其输入端的脉冲信号均处于高电平状态时，该第一逻辑单元Aj输出逻辑1，其它情况则输出逻辑0，所以，在第一脉冲和第二脉冲传输过程中，由于两个延迟环快慢不同，原先落后于第一脉冲的第二脉冲将逐渐接近并最终超过第一脉冲，当在某个差分比较单元中，第二脉冲赶上第一脉冲的下降沿时，两个脉冲信号发生匹配，这个差分比较单元的第一逻辑单元输出逻辑1，其它未发生匹配的差分比较单元的第一逻辑单元则输出逻辑0，如图4所示，本发明的时间数字转换器还可以包括编码器40，该编码器40通过对环形差分链中不同差分比较单元输出的逻辑信号，对第一脉冲和第二脉冲的传输位置进行记录，来得到两个脉冲发生匹配时的环内位置。进一步地，环形差分链20还包括：编号为RS1至RSn的n个触发器(均为RS触发器)，其中，触发器RSj的置位端与第一逻辑单元Aj的输出端相连接，触发器RS1至触发器RSn的输出端均与编码器40相连接。编码器40用于对环内位置进行编码，得到编码值后，将编码值发送至所述寄存器。虽然每一个差分比较单元中的第一逻辑单元均是在使能信号为1，并且匹配发生时输出1，否则输出0，编码器相应地能够确定出匹配发生的位置，但是在对匹配位置进行确定时，编码器计数的条件(时钟上升沿)是匹配信号经过匹配传递链的输出；匹配信号的传递需要时间，与此同时延迟环中的两个脉冲信号也进行了传递，相位关系已经产生了变化。因此，RS触发器记录匹配发生的位置，以供一段时间后的采样使用，若不使用RS触发器，采样时所见的位置将是错误的位置。每一个差分比较单元中与RS触发器的Q输出端相连接的或门的作用则是用来收集匹配信号，确保在对第一计数值、第二计数值和环内位置采样时已经得到了匹配位置信息。进一步地，本发明实施例的时间数字转换器中的环形差分链20，还包括n个连接至第一逻辑单元前端的缓冲器E1至En，各个第一逻辑单元均通过各自相连接的缓冲器接收输送至环形差分链20的匹配使能信号，其中，匹配使能信号用于确定时间数字转换器进行时间间隔测量的模式，具体测量模式和对应测量模式的具体测量方法，在本发明实施例的以下内容所提供的时间间隔测量方法中进行具体介绍。如图所示，环形差分链20由多个结构相同的差分单元组成。图3所示出的一个差分比较单元中，缓冲器Ej的输出端连接至第一逻辑单元Aj的一个输入端，通过在第一逻辑单元前端设置缓冲器，实现了对匹配使能信号进行缓冲和放大，保证匹配使能信号传递过程中的稳定性，同时，这n个缓冲器相互串联，串联的优势在于可以将用于传输串联脉冲信号的延迟环包装为一个模块，以简化时间数字转换器的设计，并减少并联方式同时翻转可能带来的剧烈压降。图4是根据本发明优选实施例的时间数字转换器的示意图。如图4所示，计数器30的第一输入端通过与门91与环形差分链中的缓冲器D1相连，计数器30的第二输入端通过与门92与环形差分链中的缓冲器B1相连，用于对第一脉冲在第一延迟环内的传输圈数计数，得到第一计数值Cq，并对第二脉冲在第二延迟环内的传输圈数计数，得到第二计数值Cr，具体地，计数原理为计数器30的第一输入端每遇到一个脉冲上升沿信号，则对应的第一计数值Cq加1，计数器30的第二输入端每遇到一个脉冲上升沿信号，则对应的第二计数值Cr加1。优选地，本发明实施例的时间数字转换器还包括使能单元60，用于为环形差分链20提供使能信号。图4中示意性示出了使能单元60包括逻辑模块、触发器模块(RS触发器)和多路选择器MUX，计数器30的第一输出端和第二输出端均与逻辑模块的输入端相连接，该逻辑模块用于进行逻辑等于运算，当第一计数值与第二计数值相等 时，逻辑模块输出逻辑1，触发器模块的置位端与逻辑模块的输出端相连接，触发器模块的输出端与多路选择器MUX的第一输入端相连接，在置位端接收到逻辑1的情况下，触发器模块的输出端输出逻辑1，多路选择器MUX的第二输入端直接接收逻辑1信号，多路选择器的输出端与第一逻辑单元A1至第一逻辑单元An的第一输入端均相连接，通过此种结构的使能单元，能够通过多路选择器选择在触发器模块输出逻辑1的情况下，将逻辑1信号输送至第一逻辑单元A1至第一逻辑单元An，此种情况，第一逻辑单元A1至第一逻辑单元An将断续性地接收到逻辑1信号，即，断续性地接收到使能信号，以使时间数字转换器采用准确模式进行时间差测量。若多路选择器选择在第二输入端始终接收逻辑1信号的情况下，将逻辑1信号输送至第一逻辑单元A1至第一逻辑单元An，此种情况，第一逻辑单元A1至第一逻辑单元An将始终接收到逻辑1信号，即，始终接收到使能信号，以使时间数字转换器采用快速模式进行时间差测量。准确模式和快速模块的具体测量方法在本发明实施例的以下内容所提供的时间间隔测量方法中进行具体介绍。通过设置使能单元来传输使能信号至各个第一逻辑单元的置位端，实现了能够控制时间数字转换器采用不同模式进行时间间隔测量，丰富了时间数字转换器的测量方式。进一步地，时间数字转换器还包括第二逻辑单元80和第三逻辑单元90，第二逻辑单元80的输入端与所述第一脉冲整形器10和所述第二脉冲整形器70均相连接，第三逻辑单元90的输入端与第二逻辑单元80的输出端相连接，输出端与缓冲器D1的输入端和缓冲器B1的输入端均相连接，具体地，在本发明实施例所提供的时间数字转换器中，第二逻辑单元80包括第一或门81和第二或门82，第三逻辑单元90包括第一与门91和第二与门92，第一或门的第一输入端连接至第一脉冲整形器的第一输出端，第一或门的第二输入端连接至第二脉冲整形器的第一输出端；第二或门的第一输入端连接至第一脉冲整形器的第二输出端，第二或门的第二输入端连接至第二脉冲整形器的第二输出端；第一与门的第一输入端连接至第一或门的输出端，第一与门的第二输入端用于接收清零信号；第二与门的第一输入端连接至第二或门的输出端，第二与门的第二输入端用于接收清零信号。优选地，时间数字转换器还包括第二脉冲整形器70，第二脉冲整形器70的第一输入端与缓冲器Dn的输出端相连接，第二脉冲整形器70的第二输入端与缓冲器Bn的输出端均相连接，第二脉冲整形器70的第一输出端依次通过或门81以及与门91与缓冲器D1的输入端相连接，第二脉冲整形器70的第二输出端依次通过或门82以及与门92与缓冲器B1的输入端均相连接。通过在第一延迟环和第二延迟环的首尾相连接处设置第二脉冲整形器，实现了延迟环中传输的脉冲信号每传输一圈后，均经过第二脉冲整形器进行整形后再进行下一 圈的传输，此种通过第二脉冲整形器对每一圈后脉冲信号进行整形，避免了传输过程中出现脉冲收缩，进而达到了提高测量精度的效果。第一或门和第二或门的作用是选择将第一脉冲整形器输出的第一脉冲和第二脉冲，经第一与门和第二与门传送至环形差分链，或选择将已经在环形差分链中传输的第一脉冲和第二脉冲经第二脉冲整形器整形后，再次经第一与门和第二与门传入环形差分链。第一与门和第二与门还均具有一个可控输入端，在利用时间数字转换器进行时间差测量之前，通过与门的可控输入端输入逻辑0信号至环形差分链(即，发送清零信号至第一与门和第二与门)，可以实现将时间数字转换器中环形差分链清零，同时，还可以发送复位信号至各个RS触发器的R端以对触发器进行复位，实现对时间数字转换器进行测量前的初始化。本发明实施例还提供了一种时间间隔测量方法，该时间间隔测量方法可以通过本发明实施例上述内容所提供的时间数字转换器执行，以下对本发明实施例所提供时间间隔测量方法进行具体介绍：图5是根据本发明实施例的时间间隔测量方法的流程图，如图5所示，该实施例所提供的时间间隔测量方法包括如下步骤S501至S506：S501：接收开始脉冲以及结束脉冲；S502：对开始脉冲和结束脉冲分别进行转换，对应得到第一脉冲和第二脉冲；具体地，可以通过本发明实施例上述内容所提供的时间数字转换器中的第一脉冲整形器对开始脉冲进行转换，得到第一脉冲，以及利用上述第一脉冲整形器对结束脉冲进行转换，得到第二脉冲。也可以通过其它能够将开始脉冲和结束脉冲转换为脉冲宽度固定的器件进行转换，对应得到第一脉冲和第二脉冲。其中，转换后的第一脉冲和第二脉冲的脉冲宽度相等，以保证后续能够根据第一脉冲和第二脉冲的传输进行时间间隔测量。在本发明实施例中，为避免脉冲宽度过宽，可以将开始脉冲和结束脉冲均转换为脉冲宽度固定的脉冲信号，具体的脉冲宽度根据实际需要进行设定。进一步地，在对开始脉冲和结束脉冲分别进行转换之前，可以先输送清零信号至进行时间间隔测量的第一延迟环和第二延迟环内，以对第一延迟环和第二延迟环进行初始化，保证后续的测量精度。S503：输送第一脉冲至第一延迟环，并输送第二脉冲至第二延迟环；其中，第一延迟环的延迟时间和第二延迟环的延迟时间不同，在本发明实施例中，以第一延迟环的延迟时间Tq大于第二延迟环的延迟时间Tr为例进行具体说明，第一延迟环和第二延迟环构成进行时间间隔检测的差分链，差分链中的一节为一个差分比较单元，每一节均主要由一对延迟相差(也称分辨率)为Tp的缓冲器构成，即，S504：对第一脉冲在第一延迟环内的传输圈数计数，并对第二脉冲在第二延迟环内的传输圈数计数；具体地，可以通过计数器对传输圈数进行计数。S505：获取第一脉冲以及第二脉冲匹配时的环内位置第一脉冲以及第二脉冲在环形差分链的环内位置、第一脉冲在第一延迟环中的传输圈数以及所述第二脉冲在所述第二延迟环中的传输圈数；所谓匹配时的环内位置即是指第二脉冲赶上第一脉冲下降沿时，这一状态发生时第一脉冲和第二脉冲传输所位于的差分比较单元的位置，也即是这一状态发生所处于差分链中的第几节。S506：根据第一计数值、第二计数值和环内位置计算开始脉冲和结束脉冲之间的时间间隔，其中，第一计数值为第一脉冲在第一延迟环中的传输圈数，第二计数值为第二脉冲在第二延迟环中的传输圈数；具体地，可以采用以下两种模式对时间差进行计算：准确模式：在得到第一计数值和第二计数值之后，判断二者是否相等，一旦判断出二者相等，则对环内位置进行记录，具体地，在利用本发明实施例上述内容所提供的时间数字转换器进行测量时，则在判断出第一计数值和第二计数值相等的情况下，控制使能单元产生使能信号，并使使能信号沿使能传递链顺次送到环形差分链的每一级差分比较单元。当在某个差分比较单元中，第二脉冲赶上第一脉冲的下降沿时，两个脉冲信号发生匹配，这个差分比较单元将输出逻辑1，其它差分比较单元则输出逻辑0，通过对第一脉冲和第二脉冲的传输位置进行记录，来得到两个脉冲发生匹配时的环内位置。图6是准确模式下测量示意图，如图6所示，测量时间间隔为每一级延迟差乘以从开始到最终匹配所经过的差分比较单元的总级数，即，使用T＝Tp×(C×n+X)计算开始脉冲和结束脉冲之间的时间间隔，其中，Tp为第一延迟环和第二延迟环之间的分辨率，可以在测量前通过对时间数字转换器进行校准计算得出，C为第一计数值或第二计数值，X为两个脉冲匹配时的环内位置，T为所求时间间隔。快速模式：快速模式中，使能单元总是处于输出使能信号状态，无需等待第一计数值和第二计数值相同，需要同时记录第一脉冲以及第二脉冲的传输圈数Cq和Cr，所以快速模式类似于准确模式中第一计数值和第二计数值已经相等后的情况。当第二脉冲赶上第一脉冲的上升沿时，记录匹配发生的位置。然后，按照公式T＝Tp×(Cq×n+X+Cd×Nr)计算开始脉冲和结束脉冲之间的时间差，其中，Tp为第 一延迟环和第二延迟环之间的分辨率，Cq为第一计数值，Cd为第二计数值与第一计数值之差，即Cd＝Cr-Cq，X为第一脉冲以及第二脉冲匹配时的环内位置，Nr为第二延迟环的延迟时间与分辨率之商，即T为时间差，Nr同样可以在测量前通过对时间数字转换器进行校准计算得出。本发明的方案中通过匹配使能的设计，简化了准确模式下的测量。图7是快速模式下的测量示意图，如图7所示，直观来看，快速模式的测量结果是匹配时第一脉冲在第一延迟环中所经过的时间，减去第二脉冲在第二延迟环中经过的时间，即，时间差为：但因为Tq＝Tp×n+Tr，所以上述公式可以进行推导：T＝Tq×Cq+Tp×X-Tr×Cr＝(Tp×n+Tr)×Cq+Tp×X-Tr×Cr＝Tp×(Cq×n+X)+Tr×(Cq-Cr)＝Tp×(Cq×n+X)+Tr×Cd＝Tp×(Cq×n+X)+Tp×Nr×Cd＝Tp×(Cq×n+X+Cd×Nr)。通过对开始脉冲和结束脉冲进行转换，避免了脉冲信号在延迟环的奇数圈和偶数圈出现传输极性的不同，进而能够对开始脉冲和结束脉冲从进入延迟环到发生匹配的总圈数进行计数，避免了现有技术中因需要两个阶段计数而带来的复杂结构和控制，解决了现有技术中时间数字转换器比较复杂的问题，进而达到了简化结构、降低功耗的效果。以下举例说明对本发明实施例所提供的时间数字转换器进行校准，得到参数Tp和Nr的方法：对于分辨率Tp，校准模式下，以参考时钟的两个上升沿作为第一脉冲和第二脉冲，由于已知参考时钟周期，假设为Tc，所以，可用准确模式或快速模式的方法得到测量结果并与时钟周期计算得到测量的分辨率Tp，即，按照公式计算第一延迟环和第二延迟环之间的分辨率Tp，其中，Tc为参考时钟的周期，T测为检测到的参考时 钟的两个连续上升沿之间的时间间隔，在准确模式中在快速模式中其中C、n、X，Cq、Cd、Nr等参数均由时间数字转换器的硬件结构决定。对于参数Nr，在校准模式中，参考时钟的第一脉冲和第二脉冲各自在慢环和快环中传输，每当匹配一次记录下当前的第一计数值C和环内位置X，对两次相邻匹配之间第一脉冲所传输的差分链的节数计算，这个结果的差值即为Nr，亦可对多次匹配中每两次相邻匹配之间第一脉冲所传输的差分链的节数计算求平均，得到参数Nr，即，其中，Ci′2和Ci′1为相邻两次记录的第一脉冲在第一延迟环内的输出圈数，Xi′2和Xi′1为相邻两次记录的第一脉冲和第二脉冲匹配时的环内位置，N为记录次数，图8是校准模式中两次匹配的示意图，如图8所示，令差分链长度为n，则Nr＝(C2-C1)×n+(X2-X1)。其推导过程如下，两次匹配之间的过程就是第二延迟环中传输的第二脉冲，超过第一延迟环中传输的第一脉冲一圈的过程，假设两次匹配之间，第一脉冲在第一延迟环中传输了Y圈和X个差分单元，则有：Tq×Y+Tp×X＝Tr×(Y+1)(Tr+Tp×n)×Y+Tp×X＝Tr×(Y+1)，Tp×(Y×n+X)＝Tr所以，通过校准得到参数Tp和Nr，即可计算出准确模式和快速模式下时差测量的结果。同时，通过数字方法进行校准，简化了传统时间数字转换器需要调节电压的方式来保证电路工作的方案，避免需要外围电路支持才能进行时差测量的弊端，实现了在利用时间数字转换器进行时间间隔测量时，简化外围电路的效果。从以上的描述中，可以看出，本发明避免了现有技术中因需要两个阶段计数而带来的复杂结构和控制，解决了现有技术中时间数字转换器比较复杂的问题，进而达到了简化结构、降低功耗的效果。需要说明的是，在附图的流程图示出的步骤可以在诸如一组计算机可执行指令的计算机系统中执行，并且，虽然在流程图中示出了逻辑顺序，但是在某些情况下，可以以不同于此处的顺序执行所示出或描述的步骤。显然，本领域的技术人员应该明白，上述的本发明的各模块或各步骤可以用通用 的计算装置来实现，它们可以集中在单个的计算装置上，或者分布在多个计算装置所组成的网络上，可选地，它们可以用计算装置可执行的程序代码来实现，从而，可以将它们存储在存储装置中由计算装置来执行，或者将它们分别制作成各个集成电路模块，或者将它们中的多个模块或步骤制作成单个集成电路模块来实现。这样，本发明不限制于任何特定的硬件和软件结合。以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。