抗单粒子翻转和单粒子瞬态的扫描结构d触发器的制造方法
【专利摘要】本发明公开了抗单粒子翻转和单粒子瞬态的扫描结构D触发器，目的是解决扫描结构D触发器抗单粒子翻转能力和抗单粒子瞬态不高的问题。本发明由缓冲电路、扫描控制缓冲电路、时钟电路、主锁存器、从锁存器和反相器电路组成。主锁存器和从锁存器均为冗余加固的锁存器。主锁存器和从锁存器前后串联，并均与时钟电路连接。主锁存器还与缓冲电路、扫描控制缓冲电路相连，从锁存器还与反相器电路相连。分离主锁存器和从锁存器中互为冗余的C2MOS电路提高了抗单粒子翻转的能力。缓冲器电路使得在持续时间较长的单粒子瞬态脉冲下不发生错误，双模冗余通路进一步增加了抗单粒子瞬态的能力。
【专利说明】抗单粒子翻转和单粒子瞬态的扫描结构D触发器
【技术领域】
[0001]本发明涉及一种带扫描结构的主从D触发器，特别涉及一种抗单粒子翻转(Single Event Upset, SEU)和抗单粒子瞬态(Single Event Transient, SET)的扫描结构D触发器。
【背景技术】
[0002]宇宙空间中存在大量高能粒子(质子、电子、重离子等)，集成电路中的时序电路受到这些高能粒子轰击后，其保持的状态有可能发生翻转，此效应称为单粒子翻转效应，单粒子轰击集成电路的LET (线性能量转移)值越高，越容易产生单粒子翻转效应。集成电路中的组合电路受到这些高能粒子轰击后，有可能产生瞬时电脉冲，此效应称为单粒子瞬态效应，单粒子轰击集成电路的LET值越高，产生的瞬时电脉冲持续时间越长，电脉冲越容易被时序电路采集。如果时序电路的状态发生错误翻转，或者单粒子瞬态效应产生的瞬时电脉冲被时序电路错误采集，都会造成集成电路工作不稳定甚至产生致命的错误，这在航天、军事领域尤为严重。因此，对集成电路进行加固从而减少单粒子翻转效应和单粒子瞬态效应越来越重要。
[0003]D触发器是集成电路中使用最多的时序单元之一，其抗单粒子翻转和单粒子瞬态的能力对整个集成电路的抗单粒子翻转和单粒子瞬态的能力起关键作用，对D触发器进行相应加固可以使集成电路的抗单粒子翻转和单粒子瞬态能力得到提高。
[0004]传统的D触发器为主从D触发器，一般由主级锁存器和从级锁存器串联构成。将普通锁存器替换为DICE (Dual Interlocked Storage Cell，双互锁存储单元)等冗余加固结构可以实现抗单粒子翻转的D触发器。在此基础上改造输入输出端口，可以实现同时抗单粒子翻转和单粒子瞬态。M.J.Myjak等人在The47thIEEE International MidwestSymposium on Circuits and Systems (第47届IEEE电路与系统中西部国际会议)上发表的“Enhanced Fault-Tolerant CMOS MemoryElements，，(增强容错的 CMOS 存储单兀)(2004年，第1-453?1-456页)上提出了一种改进的DICE电路，该电路采用DICE电路进行抗单粒子翻转加固，并把双向数据线分成了两个写数据线和两个读数据线，通过数据线的双模冗余，使得在任意时刻通过某一数据线传播到DICE电路的单粒子瞬态脉冲难以造成整个电路状态的翻转，从而实现针对单粒子瞬态的加固。但是数据线的双模冗余存在正反馈回路，在较长持续时间的单粒子瞬态脉冲下会产生锁存信息翻转，抗单粒子瞬态能力不高。
[0005]D.G.Mavis 等在 IEEE Reliability Physics Symposium (国际可靠性物理会议)上发表的“Soft error rate mitigation techniques for modern microcircuits，，(减少现代微电路软错误率的技术)(2002年第216页-225页)中提出了时间采样D触发器电路。该电路在锁存数据的反馈环中引入了延迟和表决电路，因而具备了一定抗单粒子翻转和单粒子瞬态能力。但是表决电路本身不具备抗单粒子瞬态的能力，在单粒子瞬态脉冲下会输出错误数据，抗单粒子瞬态能力不高。
[0006]申请号为200910046337.5的中国专利公开了一种抗单粒子翻转和单粒子瞬态脉冲的D触发器。该发明是一种结构类似于时间采样结构的D触发器，包括两个多路开关、两个延迟电路、两个保护门电路和三个反相器，实现了 D触发器的抗单粒子翻转和单粒子瞬态的加固。该专利具有抗单粒子瞬态的能力，但由于第三个反向器的输出端Q连接第二个多路开关的输入端VINO，形成了正反馈回路，在较长持续时间的单粒子瞬态脉冲下会产生锁存信息翻转，抗单粒子瞬态能力不高。
[0007]普通主从D触发器不利于在测试阶段对电路进行检测，使得测试工作变得非常繁琐、复杂。在普通主从D触发器结构基础之上加入扫描结构，可以有效地简化电路测试工作，即在测试阶段可以通过扫描信号控制主从D触发器的输入，进而控制电路状态。但目前扫描结构D触发器抗单粒子翻转和抗单粒子瞬态能力不高,不利于在航空、航天等领域的集成电路芯片中使用。
[0008]申请号为201110323935.X的中国专利公开了一种抗单粒子翻转的扫描结构D触发器，如图1所示，该发明由时钟电路、主锁存器、从锁存器、扫描控制缓冲电路、第一反向器电路、第二反向器电路组成，可以在较高LET值的单粒子轰击下正常工作而不产生单粒子翻转。由于该发明在时钟电路内、主锁存器前没有采用缓冲电路，所以不具备抗单粒子瞬态的能力，而且主锁存器、从锁存器未采用双模冗余，当单粒子轰击的LET值较高时，线路上的某一个节点翻转则会导致整个电路翻转。
【发明内容】
[0009]本发明要解决的技术问题是，针对目前的扫描结构D触发器抗单粒子翻转能力和抗单粒子瞬态不高的问题，提出一种抗单粒子翻转和单粒子瞬态的扫描结构D触发器。
[0010]本发明具体思想是:对主锁存器和从锁存器进行双模冗余加固，可以抗单粒子翻转；在时钟电路内和主锁存器前加入缓冲电路，可以抗单粒子瞬态；切断从锁存器中可能由单粒子瞬态脉冲导致的正反馈回路，可以在较长持续时间的抗单粒子瞬态下不发生翻转。
[0011]本发明抗单粒子 翻转和单粒子瞬态的扫描结构D触发器由缓冲电路、扫描控制缓冲电路、时钟电路、主锁存器、从锁存器和反相器电路组成。主锁存器和从锁存器均为冗余加固的锁存器。主锁存器和从锁存器前后串联，并均与时钟电路连接。主锁存器还与缓冲电路、扫描控制缓冲电路相连，从锁存器还与反相器电路相连。
[0012]本发明抗单粒子翻转和抗单粒子瞬态的扫描结构D触发器有四个输入端和一个输出端。四个输入端分别是时钟信号输入端CK、数据信号输入端D、扫描控制信号输入端SE和扫描数据输入端SI ;输出端是Q。
[0013]时钟电路有一个输入端和四个输出端，输入端为CK,输出端为cl、c2、cnl、cn2。时钟电路由十二个PMOS和十四个NMOS组成，电路中所有PMOS管的衬底连接电源VDD，所有NMOS管的衬底接地VSS。第三十七PMOS管的栅极Pg37连接CK，漏极Pd37连接第三十七NMOS管的漏极Nd37 ;第三十八PMOS管的栅极Pg38连接第三十七PMOS管的漏极Pd37，漏极Pd38连接第三十八NMOS管的漏极Nd38，源极Ps38连接电源VDD ;第三十九PMOS管的栅极Pg39连接第三十八PMOS管的漏极Pd38，漏极Pd39连接第三十九NMOS管的漏极Nd39，源极Ps39连接电源VDD ;第四十PMOS管的栅极Pg40连接第三十九PMOS管的漏极Pd39，漏极Pd40连接第四十NMOS管的漏极Nd40，源极Ps40连接电源VDD ;第四十一 PMOS管的栅极Pg41连接CK，漏极Pd41连接第四十二 PMOS管的源极Ps42，源极Ps41连接VDD ;第四十二PMOS管的栅极Pg42连接第四十PMOS管的漏极Pd40，漏极Pd42连接第四十一 NMOS管的漏极Nd41，并作为时钟电路的一个输出端cnl，源极Ps42连接Pd41 ;第四十三PMOS管的栅极Pg43连接CK，漏极Pd43连接第四十四PMOS管的源极Ps44，源极Ps43连接VDD ;第四十四PMOS管的栅极Pg44连接第四十PMOS管的漏极Pd40，漏极Pd44连接第四十三NMOS管的漏极Nd43并作为时钟电路的一个输出端cn2，源极Ps44连接Pd43 ;第四十五PMOS管的栅极Pg45连接第四十五NMOS管的栅极Ng45并作为时钟电路的一个输出端cl，漏极Pd45连接第四十二 PMOS管的漏极Pd42，并连接输出端cnl，源极Ps45连接VDD ;第四十六PMOS管的栅极Pg46连接第四十六NMOS管的栅极Ng46并作为时钟电路的一个输出端c2，漏极Pd46连接第四十六NMOS管的漏极Nd46并连接输出端cn2，源极Ps46连接VDD ;第四十七PMOS管的栅极Pg47连接输出端cnl，漏极Pd47连接输出端cl，源极Ps47连接VDD ;第四十八PMOS管的栅极Pg48连接输出端cn2，漏极Pd48连接输出端c2，源极Ps48连接VDD ;第三十七NMOS管的栅极Ng37连接CK，漏极Nd37连接第三十七PMOS管的漏极Pd37 ;第三十八NMOS管的栅极Ng38连接第三十七NMOS管的漏极Nd37，漏极Nd38连接第三十八PMOS管的漏极Pd38，源极Ns38连接VSS ;第三十九NMOS管的栅极Ng39连接第三十八NMOS管的漏极Nd38，漏极Nd39连接第三十九PMOS管的漏极Pd39，源极Ns39连接VSS ;第四十NMOS管的栅极Ng40连接第三十九NMOS管的漏极Nd39，漏极Nd40连接第四十PMOS管的漏极Pd40，源极Ns40连接VSS ;第四十一 NMOS管的栅极Ng41连接第四十NMOS管的漏极Nd40，源极Ns41连接第四十二 NMOS管的漏极Nd42，漏极连接cnl ;第四十二 NMOS管的栅极Ng42连接CK，漏极Nd42连接第四十一 NMOS管的源极Nd41，源极Ns42连接VSS ;第四十三NMOS管的栅极Ng43连接第四十NMOS管的漏极Nd40，源极Ns43连接第四十四NMOS管的漏极Nd44，漏极连接cn2 ；第四十四NMOS管的栅极Ng44连接CK，漏极Nd44连接第四十三NMOS管的源极Nd43，源极Ns44连接VSS ;第四十五NMOS管的栅极Ng45连接输出端cl，漏极Nd45连接输出端cn2，源极Ns45连接第四十九NMOS管的漏极Nd49 ;第四十六NMOS管的栅极Ng46连接输出端c2，漏极Nd46连接输出端cn2,源极Ns46连接第五十NMOS管的漏极Nd50 ;第四十七NMOS管的栅极Ng47连接输出端cnl，漏极Nd47连接输出端cl，源极Ns47连接VSS ;第四十八NMOS管的栅极Ng48连接输出端cn2，漏极Nd48连接输出端c2，源极Ns48连接VSS ;第四十九NMOS管的漏极Nd49连接第四十五NMOS管的源极Ns45，栅极Ng49连接输出端cl，源极Ns49连接VSS ;第五十NMOS管的漏极Nd50连接第四十六NMOS管的源极Ns46，栅极Ng50连接输出端Cl，源极Ns50连接VSS。
[0014] 缓冲电路有一个输入端和一个输出端，输入端为D,输出端为Dl。缓冲电路由八个PMOS管和八个NMOS管组成，缓冲电路中所有PMOS管的衬底连接电源VDD，所有NMOS管的衬底接地VSS。第一 PMOS管的栅极Pgl连接输入D并和第一 NMOS管的栅极Ngl连接，漏极Pdl连接第一 NMOS管的漏极Ngl，源极Psl连接VDD ;第二 PMOS管的栅极Pg2连接第一PMOS管的漏极Pdl，漏极Pd2连接第二 NMOS管的漏极Nd2，源极Ps2连接VDD ;第三PMOS管的栅极Pg3连接第二 PMOS管的漏极Pd2，漏极Pd3连接第三NMOS管的漏极Nd3，源极Ps3连接VDD ;第四PMOS管的栅极Pg4连接第三PMOS管的漏极Pd3，漏极Pd4连接第四NMOS管的漏极Nd4，源极Ps4连 接VDD ;第五PMOS管的栅极Pg5连接第四PMOS管的漏极Pd4，漏极Pd5连接第五NMOS管的漏极Nd5，源极Ps5连接VDD ;第六PMOS管的栅极Pg6连接第五PMOS管的漏极Pd5，漏极Pd6连接第六NMOS管的漏极Nd6，源极Ps6连接VDD ;第七PMOS管的栅极Pg7连接第六PMOS管的漏极Pd6，漏极Pd7连接第七NMOS管的漏极Nd7，源极Ps7连接VDD ;第八PMOS管的栅极Pg8连接第七PMOS管的漏极Pd7，漏极Pd8连接第八NMOS管的漏极Nd8并作为缓冲器的输出端D1，源极Ps8连接VDD ;第一 NMOS管的栅极Ngl连接PglJf极Ndl连接Pdl，源极Nsl连接VSS;第二 NMOS管的栅极Ng2连接第一 NMOS管的漏极Ndl，漏极Nd2连接Pd2，源极Ns2连接VSS ;第三NMOS管的栅极Ng3连接第二 NMOS管的漏极Nd2，漏极Nd3连接Pd3，源极Ns3连接VSS ;第四NMOS管的栅极Ng4连接第三NMOS管的漏极Nd3，漏极Nd4连接Pd4，源极Ns4连接VSS ;第五NMOS管的栅极Ng5连接第四NMOS管的漏极Nd4，漏极Nd5连接Pd5，源极Ns5连接VSS ;第六NMOS管的栅极Ng6连接第五NMOS管的漏极Nd5，漏极Nd6连接Pd6，源极Ns6连接VSS ;第七NMOS管的栅极Ng7连接第六NMOS管的漏极Nd6，漏极Nd7连接Pd7，源极Ns7连接VSS ;第八NMOS管的栅极Ng8连接第七NMOS管的漏极Nd7，漏极Nd8连接Pd8，源极Ns8连接VSS。
[0015]扫描控制缓冲电路有一个输入端和一个输出端，输入端为SE,输出端为SEN。扫描控制缓冲电路由第三十五PMOS管和第三十五NMOS管组成。第三十五PMOS管的衬底和源极Ps35均连接电源VDD，第三十五NMOS管的衬底和源极Ns35均接地VSS。第三十五PMOS管的栅极Pg35连接SE，漏极Pd35连接第三十五NMOS管的漏极Nd35，并作为扫描控制电路的输出端SEN ;第三十五NMOS管的栅极Ng35连接SE，漏极Nd35连接Pd35。
[0016]VSSVSSVSS
[0017]主锁存器有九个输入端和两个输出端，输入端为D，Dl, SI, SE，SEN, cl, c2，cnl,cn2 ;输出端为ml，mlr。主锁存器由十六个PMOS管和十六个NMOS管组成，主锁存器中所有PMOS管的衬底连接电源VDD，所有NMOS管的衬底接地VSS。第九PMOS管的栅极Pg9连接SI，漏极Pd9连接第十PMOS管的源极Ps 10，源极Ps9连接电源VDD ;第十PMOS管的栅极PglO连接SEN，漏极PdlO连接第十三PMOS管的源极Psl3，源极PslO连接Pd9 ；|H^一 PMOS管的栅极Pgll连接SE，漏极PdlI连·接第十二 PMOS管的源极Psl2，源极Psll连接电源VDD ;第十二 PMOS管的栅极Pgl2连接D，漏极Pdl2连接Psl3，源极Psl2连接Pdll ;第十三PMOS管的栅极Pgl3连接Cl，漏极Pdl3连接第九NMOS管的漏极Nd9，源极Psl3连接PdlO ;第十四PMOS管的栅极Pgl4连接SI，漏极Pdl4连接第十五PMOS管的源极Ps 15，源极Ps 14连接电源VDD ;第十五PMOS管的栅极Pgl5连接SEN，漏极Pdl5连接第十八PMOS管的源极Psl8，源极Psl5连接Pdl4 ;第十六PMOS管的栅极Pgl6连接SE，漏极Pdl6连接第十七PMOS管的源极Psl7，源极Psl6连接电源VDD ;第十七PMOS管的栅极Pgl7连接D1，漏极Pdl7连接第十八PMOS管的源极Psl8，源极Psl7连接Pdl6 ;第十八PMOS管的栅极Pgl8连接c2，漏极Pdl8连接第十四NMOS管的漏极Ndl4，源极Psl8连接Pdl5 ;第十九PMOS管的栅极Pgl9连接Pdl3，漏极Pdl9连接第十九NMOS管的漏极Ndl9，并作为主锁存器的一个输出端mlr，源极Ps 19连接电源VDD ;第二十PMOS管的栅极Pg20连接Pdl8，漏极Pd20连接第二十NMOS管的漏极Nd20，并作为主锁存器的一个输出端ml，源极Ps20连接电源VDD ;第二十一 PMOS管的栅极Pg21连接Pd20，漏极Pd21连接第二十二 PMOS管的源极Ps22，源极Ps21连接电源VDD ;第二十二 PMOS管的栅极Pg22连接cnl，漏极Pd22连接第二十一 NMOS管的漏极Nd21，源极Ps22连接Pd21 ;第二十三PMOS管的栅极Pg23连接Pdl9并连接输出端mlr，漏极Pd23连接第二十四PMOS管的源极Ps24，源极Ps23连接电源VDD ;第二十四PMOS管的栅极Pg24连接cn2，漏极Pd24连接第二十三NMOS管的漏极Nd23和Pdl8，源极Ps24连接Pd23 ;第九NMOS管的栅极Ng9连接cnl，漏极Nd9连接Pdl3，源极Ns9连接第十NMOS管的漏极NdlO ;第十NMOS管的栅极NglO连接SE，漏极NdlO连接Ns9，源极NslO连接第十一 NMOS管的漏极Ndll ;第^^一 NMOS管的栅极Ngll连接SI，漏极Ndll连接Ns 10，源极Nsll接地VSS ;第十二 NMOS管的栅极Ngl2连接D，漏极Ndl2连接Ns9，源极Nsl2连接第十三NMOS管的漏极Ndl3 ;第十三NMOS管的栅极Ngl3连接SEN，漏极Ndl3连接Nsl2，源极Nsl3接地VSS ;第十四NMOS管的栅极Ngl4连接cn2，漏极Ndl4连接Pdl8，源极Ns 14连接第十五NMOS管的漏极Ndl5 ;第十五NMOS管的栅极Ngl5连接SE，漏极Ndl5连接Nsl4，源极Nsl5连接第十六NMOS管的漏极Ndl6 ;第十六NMOS管的栅极Ngl6连接SI，漏极Ndl6连接Nsl5，源极Nsl6接地VSS ;第十七NMOS管的栅极Ngl7连接D1，漏极Ndl7连接Nsl4，源极Nsl7连接第十八NMOS管的漏极Ndl8 ;第十八NMOS管的栅极Ngl8连接SEN，漏极Ndl8连接Nsl7，源极Nsl8接地VSS ;第十九NMOS管的栅极Ngl9连接Pdl8，漏极Ndl9连接Pdl9，源极Nsl9接地VSS ；第二十NMOS管的栅极Ng20连接Pdl3，漏极Nd20连接Pd20，源极Ns20接地VSS ;第二十一NMOS管的栅极Ng21连接Cl，漏极Nd21连接Pd22，源极Ns21连接第二十二 NMOS管的漏极Nd22 ;第二十二 NMOS管的栅极Ng22连接Pdl9，漏极Nd22连接Ns21，源极Ns22接地VSS ；第二十三NMOS管的栅极Ng23连接c2，漏极Nd23连接Pd24，源极Ns23连接第二十四NMOS管的漏极Nd24 ;第二十四NMOS管的栅极Ng24连接Pd20，漏极Nd24连接Ns23，源极Ns24接地VSS。第九PMOS管、第十PMOS管、第十一 PMOS管以及第十NMOS管、第十一 NMOS管、第十三NMOS管组成主锁存器中的扫描结构。
[0018] 从锁存器有六个输入端和两个输出端，输入端为cl, c2, cnl, cn2, ml, mlr ;输出端为sl，Slr0从锁存器由十个PMOS管和十个NMOS管组成，从锁存器中所有PMOS管的衬底连接电源VDD，所有NMOS管的衬底接地VSS。第二十五PMOS管的栅极Pg25连接mlr，漏极Pd25连接第二十六PMOS管的源极Ps26，源极Ps25连接电源VDD ;第二十六PMOS管的栅极Pg26连接cnl，漏极Pd26连接第二十五NMOS管的漏极Nd25，源极Ps26连接Pd25 ;第二十七PMOS管的栅极Pg27连接ml，漏极Pd27连接第二十八PMOS管的源极Ps28，源极Ps27连接电源VDD ;第二十八PMOS管的栅极Pg28连接cn2，漏极Pd28连接第二十七NMOS管的漏极Nd27，源极Ps28连接Pd27 ;第二十九PMOS管的栅极Pg29连接Pd26，漏极Pd29连接第二十九NMOS管的漏极Nd29 ，源极Ps29连接电源VDD ;第三十PMOS管的栅极Pg30连接Pd28，漏极Pd30连接第三十NMOS管的漏极Nd30，源极Ps30连接电源VDD ;第三十一 PMOS管的栅极Pg31连接Pd30，漏极Pd31连接第三十二 PMOS管的源极Ps32，源极Ps31连接电源VDD ;第三十二 PMOS管的栅极Pg32连接cl，漏极Pd32连接第三十一 NMOS管的漏极Nd31和Pd26，并作为从锁存器的一个输出端Si，源极Ps32连接Pd31 ;第三十三PMOS管的栅极Pg33连接Pd29，漏极Pd33连接第三十四PMOS管的源极Ps34，源极Ps33连接电源VDD ;第三十四PMOS管的栅极Pg34连接c2，漏极Pd34连接第三十三NMOS管的漏极Nd33和Pd28并作为从锁存器的一个输出端sir，源极Ps34连接Pd33 ;第二十五NMOS管的栅极Ng25连接C，漏极Nd25连接Pd26，源极Ns25连接第二十六NMOS管的漏极Nd26 ;第二十六NMOS管的栅极Ng26连接ml，漏极Nd26连接Ns25，源极Ns26接地VSS ;第二十七NMOS管的栅极Ng27连接c2，漏极Nd27连接Pd28，源极Ns27连接第二十八NMOS管的漏极Nd28 ;第二十八NMOS管的栅极Ng28连接mlr，漏极Nd28连接Ns27，源极Ns28接地VSS ;第二十九NMOS管的栅极Ng29连接Pd28，漏极Nd29连接Pd29，源极Ns29接地VSS ;第三十NMOS管的栅极Ng30连接Pd26，漏极Nd30连接Pd30，源极Ns30接地VSS ;第三十一 NMOS管的栅极Ng31连接cnl，漏极Nd31连接Pd32，源极Ns31连接第三十二 NMOS管的漏极Nd32 ;第三十二 NMOS管的栅极Ng32连接Pd29，漏极Nd32连接Ns31，源极Ns32接地VSS ;第三十三NMOS管的栅极Ng33连接cn2，漏极Nd33连接Pd34，源极Ns33连接第三十NMOS管的漏极Nd34 ;第三十四NMOS管的栅极Ng34连接Pd30，漏极Nd34连接Ns33，源极Ns34接地VSS。
[0019]反相器电路有两个输入端和一个输出端，输入端连接Si和sir，输出端为Q。反相器电路由第三十六PMOS管和第三十六NMOS管组成。第三十六PMOS管的衬底和源极Ps36均连接电源VDD，第三十六NMOS管的衬底和源极Ns36均接地VSS。第三十六PMOS管的栅极Pg36接输入端Si，漏极Pd36连接第三十六NMOS管的漏极Nd36，并作为反相器电路的输出Q。第三十六NMOS管的栅极Ng36接输入端sir，漏极Nd36连接Pd36。
[0020]本发明抗单粒子翻转和抗单粒子瞬态的扫描结构D触发器工作过程如下:
[0021]本发明抗单粒子翻转和抗单粒子瞬态的扫描结构D触发器在电路测试时可控制D触发器的输入，进而控制电路状态。扫描功能由SE即扫描控制信号输入端控制，扫描值输入由SI即扫描信号输入端控制。
[0022]当SE为低电平时，本发明抗单粒子翻转和抗单粒子瞬态的扫描结构D触发器处于正常工作状态。缓冲电路接收D，产生与D同相的D1。时钟电路接收CK，对其进行缓冲后通过电路中间形成的反相器电路产生与CK反相的cnl和cn2，通过电路末端的反相器电路产生与CK同相的Cl和c2，并把cnl、cn2、cl和c2传入到主锁存器和从锁存器。缓冲器电路接收D，将D进行延迟后输出与D同相的Dl，在CK为低电平期间，cnl和cn2为高电平、Cl和c2为低电平，主锁存器开启，接收D和D1，并对D和Dl中可能带有的单粒子瞬态脉冲进行滤除，然后通过锁存器输出与D同相的ml和mlr，从锁存器处于保存状态，不接收主锁存器输出的ml、mlr,而是保存上一个CK下降沿采样到的ml、mlr ;在CK为高电平期间，cnl和cn2为低电平、Cl和c2为高电·平，主锁存器处于保存状态，保存前一个CK上升沿采样到的D与Dl并输出同相的ml和mlr，从锁存器开启并接收主锁存器的输出ml和mlr，对ml和mlr进行缓冲并输出与ml和mlr反相的si和sir。在任意时刻反相器电路都要接收从锁存器的输出Si和sir，对Si和sir缓冲并输出与si和sir反相的Q。
[0023]当SE为高电平时，本发明抗单粒子翻转和抗单粒子瞬态的扫描结构D触发器处于扫描状态。时钟电路接收CK，对其进行缓冲后通过电路中间形成的反相器电路产生与CK反相的cnl和cn2,通过电路末端的反相器电路产生与CK同相的cl和c2,并把cnl、cn2、cl和c2传入到主锁存器和从锁存器。在CK为低电平期间，cnl和cn2为高电平、cl和c2为低电平，主锁存器开启，接收SI并对其进行缓冲处理后输出同相的ml和mlr，从锁存器处于保存状态，不接收主锁存器输出的ml、mlr，而是保存上一个CK下降沿采样到的ml、mlr ;在CK为高电平期间，cnl和cn2为低电平、cl和c2为高电平，主锁存器处于保存状态，保存前一个CK上升沿采样到的SI并输出同相的ml和mlr，从锁存器开启并接收主锁存器的输出ml和mlr,对ml和mlr进行缓冲并输出与ml和mlr反相的si和sir。在任意时刻反相器电路都要接收从锁存器的输出Si和sir，对Si和sir缓冲并输出与si和sir反相的Q。
[0024]扫描控制缓冲电路将输入信号进行缓冲处理后输出与SE反相的SEN，并将其送入主锁存器，进行扫描行为的控制。[0025]采用本发明可以达到以下技术效果:
[0026]本发明抗单粒子翻转和抗单粒子瞬态的扫描结构D触发器的抗单粒子翻转和抗单粒子瞬态能力优于传统未加固的扫描结构D触发器、时间采样加固的扫描结构D触发器和传统双模冗余加固的扫描结构D触发器。本发明对传统未加固的扫描结构D触发器结构进行改造，对主锁存器和从锁存器均进行了双模冗余加固，并针对主锁存器和从锁存器中C2MOS电路进行了改进，即分离互为冗余的C2MOS电路中的上拉PMOS管和下拉NMOS管，提高了本发明抗单粒子翻转的能力。在时钟电路里和主锁存器前加入缓冲电路，使本发明在持续时间较长的单粒子瞬态脉冲下不发生错误；通过精心设计双模冗余通路，切断从锁存器中可能由单粒子瞬态脉冲导致的正反馈回路，进一步增加了抗单粒子瞬态的能力。本发明抗单粒子翻转和单粒子瞬态的扫描结构D触发器适合用于抗单粒子翻转和抗单粒子瞬态加固集成电路的标准单元库，应用于航空、航天等领域。
【专利附图】
【附图说明】
[0027]图1为申请号为201110323935.X的抗单粒子翻转的扫描结构D触发器总体逻辑结构示意图
[0028]图2为本发明抗单粒子翻转和单粒子瞬态的扫描结构D触发器总体逻辑结构示意图。
[0029]图3为本发明抗单粒子翻转和单粒子瞬态的扫描结构D触发器中时钟电路结构示意图。
[0030]图4为本发明抗单粒子翻转和单粒子瞬态的扫描结构D触发器中缓冲电路结构示意图。
[0031]图5为本发明抗单粒子翻转和单粒子瞬态的扫描结构D触发器中扫描控制缓冲电路结构不意图。
[0032]图6为本发明抗单粒子翻转和单粒子瞬态的扫描结构D触发器中主锁存器结构示意图。
[0033]图7为本发明抗单粒子翻转和单粒子瞬态的扫描结构D触发器中从锁存器结构示意图。
[0034]图8为本发明抗单粒子翻转和单粒子瞬态的扫描结构D触发器中反相器电路结构示意图。
【具体实施方式】
[0035]图2为本发明抗单粒子翻转和单粒子瞬态的扫描结构D触发器逻辑结构示意图。本发明由时钟电路(如图3所示)、缓冲电路(如图4所示)、扫描控制缓冲电路(如图5所示)、主锁存器(如图6所示)、从锁存器(如图7所示)、和反相器电路(如图8所示)组成。本发明抗单粒子翻转和抗单粒子瞬态的扫描结构D触发器有四个输入端和一个输出端。四个输入端分别是时钟信号输入端CK、数据信号输入端D、扫描控制信号输入端SE和扫描数据输入端SI ;输出端是Q。时钟电路接收CK，对CK进行缓冲处理后分别输出Cl、c2和cnl、cn2。缓冲电路接收D，对D进行缓冲处理后输出Dl。扫描控制缓冲电路接收SE，对SE进行缓冲处理后输出SEN。主锁存器接收D，Dl，SI，SE，SEN，cl，c2，cnl，cn2。当SE为低电平时，主锁存器在Cl、c2和cnl、cn2的控制下对D和Dl进行锁存处理后输出ml、mlr ;从锁存器接收ml、mlr以及cl、c2和cnl、cn2,从锁存器在cl、c2和cnl、cn2的控制下对ml、mlr进行锁存处理后分别输出sl、slr ;反相器电路接收sl、slr，对其进行缓冲处理后输出Q。当SE为高电平时，主锁存器在cl、c2和cnl、cn2的控制下对SI进行锁存处理后输出ml、mlr ;从锁存器接收ml、mlr以及cl、c2和cnl、cn2,从锁存器在cl、c2和cnl、cn2的控制下对ml、mlr进行锁存处理后分别输出S1、sir ;反相器电路接收s1、sir，对其进行缓冲处理后输出Q0
[0036]如图3所不,时钟电路有一个输入端和四个输出端，输入端为CK,输出端为cl、c2、cnl、cn2。时钟电路由十二个PMOS和十四个NMOS组成，电路中所有PMOS管的衬底连接电源VDD，所有NMOS管的衬底接地VSS。第三十七PMOS管的栅极Pg37连接CK，漏极Pd37连接第三十七NMOS管的漏极Nd37 ;第三十八PMOS管的栅极Pg38连接第三十七PMOS管的漏极Pd37，漏极Pd38连接第三十八NMOS管的漏极Nd38，源极Ps38连接电源VDD ;第三十九PMOS管的栅极Pg39连接第三十八PMOS管的漏极Pd38，漏极Pd39连接第三十九NMOS管的漏极Nd39，源极Ps39连接电源VDD ;第四十PMOS管的栅极Pg40连接第三十九PMOS管的漏极Pd39，漏极Pd40连接第四十NMOS管的漏极Nd40，源极Ps40连接电源VDD ;第四十一 PMOS管的栅极Pg41连接CK，漏极Pd41连接第四十二PMOS管的源极Ps42，源极Ps41连接VDD ;第四十二 PMOS管的栅极Pg42连接第四十PMOS管的漏极Pd40，漏极Pd42连接第四十一 NMOS管的漏极Nd41，并作为时钟电路的一个输出端cnl，源极Ps42连接Pd41 ;第四十三PMOS管的栅极Pg43连接CK，漏极Pd43连接第四十四PMOS管的源极Ps44，源极Ps43连接VDD ;第四十四PMOS管的栅极Pg44连接第四十PMOS管的漏极Pd40，漏极Pd44连接第四十三NMOS管的漏极Nd43并作为时钟电路的一个输出端cn2，源极Ps44连接Pd43 ;第四十五PMOS管的栅极Pg45连接第四十五NMOS管的栅极Ng45并作为时钟电路的一个输出端c I，漏极Pd45连接第四十二 PMOS管的漏极Pd42，并连接输出端cnl，源极Ps45连接VDD ;第四十六PMOS管的栅极Pg46连接第四十六NMOS管的栅极Ng46并作为时钟电路的一个输出端c2，漏极Pd46连接第四十六NMOS管的漏极Nd46并连接输出端cn2，源极Ps46连接VDD ;第四十七PMOS管的栅极Pg47连接输出端cnl，漏极Pd47连接输出端cl，源极Ps47连接VDD ;第四十八PMOS管的栅极Pg48连接输出端cn2，·漏极Pd48连接输出端c2，源极Ps48连接VDD ;第三十七NMOS管的栅极Ng37连接CK，漏极Nd37连接第三十七PMOS管的漏极Pd37 ;第三十八NMOS管的栅极Ng38连接第三十七NMOS管的漏极Nd37，漏极Nd38连接第三十八PMOS管的漏极Pd38，源极Ns38连接VSS ;第三十九NMOS管的栅极Ng39连接第三十八NMOS管的漏极Nd38，漏极Nd39连接第三十九PMOS管的漏极Pd39，源极Ns39连接VSS ;第四十NMOS管的栅极Ng40连接第三十九NMOS管的漏极Nd39，漏极Nd40连接第四十PMOS管的漏极Pd40，源极Ns40连接VSS ;第四十一 NMOS管的栅极Ng41连接第四十NMOS管的漏极Nd40，源极Ns41连接第四十二 NMOS管的漏极Nd42，漏极连接cnl ;第四十二 NMOS管的栅极Ng42连接CK,漏极Nd42连接第四十一 NMOS管的源极Nd41，源极Ns42连接VSS ;第四十三NMOS管的栅极Ng43连接第四十NMOS管的漏极Nd40，源极Ns43连接第四十四NMOS管的漏极Nd44，漏极连接cn2 ;第四十四NMOS管的栅极Ng44连接CK，漏极Nd44连接第四十三NMOS管的源极Nd43，源极Ns44连接VSS ;第四十五NMOS管的栅极Ng45连接输出端cl，漏极Nd45连接输出端cn2，源极Ns45连接第四十九NMOS管的漏极Nd49 ;第四十六NMOS管的栅极Ng46连接输出端c2，漏极Nd46连接输出端cn2，源极Ns46连接第五十NMOS管的漏极Nd50 ?’第四十七NMOS管的栅极Ng47连接输出端cnl，漏极Nd47连接输出端cl，源极Ns47连接VSS ；第四十八NMOS管的栅极Ng48连接输出端cn2，漏极Nd48连接输出端c2，源极Ns48连接VSS ;第四十九NMOS管的漏极Nd49连接第四十五NMOS管的源极Ns45，栅极Ng49连接输出端Cl，源极Ns49连接VSS ;第五十NMOS管的漏极Nd50连接第四十六NMOS管的源极Ns46，栅极Ng50连接输出端Cl，源极Ns50连接VSS。
[0037]如图4所不,缓冲电路有一个输入端和一个输出端,输入端为D,输出端为D1。缓冲电路由八个PMOS管和八个NMOS管组成，缓冲电路中所有PMOS管的衬底连接电源VDD，所有NMOS管的衬底接地VSS。第一 PMOS管的栅极Pgl连接输入D并和第一 NMOS管的栅极Ngl连接，漏极Pdl连接第一 NMOS管的漏极Ngl，源极Psl连接VDD ;第二 PMOS管的栅极Pg2连接第一 PMOS管的漏极Pdl，漏极Pd2连接第二 NMOS管的漏极Nd2，源极Ps2连接VDD ;第三PMOS管的栅极Pg3连接第二 PMOS管的漏极Pd2，漏极Pd3连接第三NMOS管的漏极Nd3，源极Ps3连接VDD ;第四PMOS管的栅极Pg4连接第三PMOS管的漏极Pd3，漏极Pd4连接第四NMOS管的漏极Nd4，源极Ps4连接VDD ;第五PMOS管的栅极Pg5连接第四PMOS管的漏极Pd4，漏极Pd5连接第五NMOS管的漏极Nd5，源极Ps5连接VDD ;第六PMOS管的栅极Pg6连接第五PMOS管的漏极Pd5，漏极Pd6连接第六NMOS管的漏极Nd6，源极Ps6连接VDD ;第七PMOS管的栅极Pg7连接第六PMOS管的漏极Pd6，漏极Pd7连接第七NMOS管的漏极Nd7，源极Ps7连接VDD ;第八PMOS管的栅极Pg8连接第七PMOS管的漏极Pd7，漏极Pd8连接第八NMOS管的漏极Nd8并作为缓冲器的输出端D1，源极Ps8连接VDD ;第一 NMOS管的栅极Ngl连接Pgl，漏极Ndl连接Pdl，源极Nsl连接VSS;第二 NMOS管的栅极Ng2连接第一 NMOS管的漏极Ndl，漏极Nd2连接Pd2，源极Ns2连接VSS ;第三NMOS管的栅极Ng3连接第二 NMOS管的漏极Nd2，漏极Nd3连接Pd3，源极Ns3连接VSS ;第四NMOS管的栅极Ng4连接第三NMOS管的漏极Nd3，漏极Nd4连接Pd4，源极Ns4连接VSS ;第五NMOS管的栅极Ng5连接第四NMOS管的漏极Nd 4，漏极Nd5连接Pd5，源极Ns5连接VSS ;第六NMOS管的栅极Ng6连接第五NMOS管的漏极Nd5，漏极Nd6连接Pd6，源极Ns6连接VSS ;第七NMOS管的栅极Ng7连接第六NMOS管的漏极Nd6，漏极Nd7连接Pd7，源极Ns7连接VSS ;第八NMOS管的栅极Ng8连接第七NMOS管的漏极Nd7，漏极Nd8连接Pd8，源极Ns8连接VSS。
[0038]如图5所示，主锁存器有九个输入端和两个输出端，输入端为D，Dl, SI, SE，SEN,cl, c2, cnl, cn2 ;输出端为ml,mlr。主锁存器由十六个PMOS管和十六个NMOS管组成,主锁存器中所有PMOS管的衬底连接电源VDD，所有NMOS管的衬底接地VSS。第九PMOS管的栅极Pg9连接SI，漏极Pd9连接第十PMOS管的源极PslO，源极Ps9连接电源VDD ;第十PMOS管的栅极PglO连接SEN，漏极PdlO连接第十三PMOS管的源极Psl3，源极PslO连接Pd9 ?’第十一 PMOS管的栅极Pgll连接SE，漏极Pdll连接第十二 PMOS管的源极Psl2，源极Psll连接电源VDD ;第十二 PMOS管的栅极Pgl2连接D，漏极Pdl2连接Psl3，源极Psl2连接Pdll ；第十三PMOS管的栅极Pgl3连接Cl，漏极Pdl3连接第九NMOS管的漏极Nd9，源极Psl3连接PdlO (图5错，还未改);第十四PMOS管的栅极Pgl4连接SI，漏极Pdl4连接第十五PMOS管的源极Psl5，源极Psl4连接电源VDD ;第十五PMOS管的栅极Pgl5连接SEN，漏极Pdl5连接第十八PMOS管的源极Psl8，源极Psl5连接Pdl4 ;第十六PMOS管的栅极Pgl6连接SE，漏极Pdl6连接第十七PMOS管的源极Psl7，源极Psl6连接电源VDD ;第十七PMOS管的栅极Pgl7连接Dl，漏极Pdl7连接第十八PMOS管的源极Psl8，源极Psl7连接Pdl6 ;第十八PMOS管的栅极Pgl8连接c2，漏极Pdl8连接第十四NMOS管的漏极Ndl4，源极Psl8连接Pdl5 ;第十九PMOS管的栅极Pgl9连接Pdl3，漏极Pdl9连接第十九NMOS管的漏极Ndl9，并作为主锁存器的一个输出端mlr，源极Psl9连接电源VDD ;第二十PMOS管的栅极Pg20连接Pdl8，漏极Pd20连接第二十NMOS管的漏极Nd20，并作为主锁存器的一个输出端ml，源极Ps20连接电源VDD ;第二十一 PMOS管的栅极Pg21连接Pd20，漏极Pd21连接第二十二 PMOS管的源极Ps22，源极Ps21连接电源VDD ;第二十二 PMOS管的栅极Pg22连接cnl，漏极Pd22连接第二十一 NMOS管的漏极Nd21，源极Ps22连接Pd21 ;第二十三PMOS管的栅极Pg23连接Pdl9并连接输出端mlr，漏极Pd23连接第二十四PMOS管的源极Ps24，源极Ps23连接电源VDD ;第二十四PMOS管的栅极Pg24连接cn2，漏极Pd24连接第二十三NMOS管的漏极Nd23和Pdl8，源极Ps24连接Pd23 ;第九NMOS管的栅极Ng9连接cnl，漏极Nd9连接Pdl3，源极Ns9连接第十NMOS管的漏极NdlO ;第十NMOS管的栅极NglO连接SE，漏极NdlO连接Ns9，源极NslO连接第十一 NMOS管的漏极Ndll ;第^^一 NMOS管的栅极Ngll连接SI，漏极Ndll连接NslO，源极Nsll接地VSS ;第十二 NMOS管的栅极Ngl2连接D，漏极N dl2连接Ns9，源极Nsl2连接第十三NMOS管的漏极Ndl3 ;第十三NMOS管的栅极Ngl3连接SEN，漏极Ndl3连接Nsl2，源极Nsl3接地VSS ;第十四NMOS管的栅极Ngl4连接cn2，漏极Ndl4连接Pdl8，源极Nsl4连接第十五NMOS管的漏极Ndl5 ;第十五NMOS管的栅极Ngl5连接SE，漏极Ndl5连接Nsl4，源极Nsl5连接第十六匪OS管的漏极Ndl6 ;第十六NMOS管的栅极Ngl6连接SI，漏极Ndl6连接Nsl5，源极Nsl6接地VSS ;第十七NMOS管的栅极Ngl7连接Dl，漏极Ndl7连接Nsl4，源极Nsl7连接第十八NMOS管的漏极Ndl8 ;第十八NMOS管的栅极Ngl8连接SEN，漏极Ndl8连接Nsl7，源极Nsl8接地VSS ;第十九NMOS管的栅极Ngl9连接Pdl8，漏极Ndl9连接Pdl9，源极Nsl9接地VSS ;第二十NMOS管的栅极Ng20连接Pdl3，漏极Nd20连接Pd20，源极Ns20接地VSS ;第二十一 NMOS管的栅极Ng21连接cl，漏极Nd21连接Pd22，源极Ns21连接第二十二 NMOS管的漏极Nd22 ;第二十二 NMOS管的栅极Ng22连接Pdl9，漏极Nd22连接Ns21，源极Ns22接地VSS ;第二十三NMOS管的栅极Ng23连接c2，漏极Nd23连接Pd24，源极Ns23连接第二十四NMOS管的漏极Nd24 ;第二十四NMOS管的栅极Ng24连接Pd20，漏极Nd24连接Ns23，源极Ns24接地VSS。第九PMOS管、第十PMOS管、第十一 PMOS管以及第十NMOS管、第十一 NMOS管、第十三NMOS管组成主锁存器中的扫描结构。
[0039]如图6所不，从锁存器有六个输入端和两个输出端，输入端为cl, c2, cnl, cn2,ml,mlr ;输出端为sl，sir。从锁存器由十个PMOS管和十个NMOS管组成，从锁存器中所有PMOS管的衬底连接电源VDD，所有NMOS管的衬底接地VSS。第二十五PMOS管的栅极Pg25连接mlr,漏极Pd25连接第二十六PMOS管的源极Ps26，源极Ps25连接电源VDD ;第二十六PMOS管的栅极Pg26连接cnl，漏极Pd26连接第二十五NMOS管的漏极Nd25，源极Ps26连接Pd25 ；第二十七PMOS管的栅极Pg27连接ml，漏极Pd27连接第二十八PMOS管的源极Ps28，源极Ps27连接电源VDD ;第二十八PMOS管的栅极Pg28连接cn2，漏极Pd28连接第二十七NMOS管的漏极Nd27，源极Ps28连接Pd27 ;第二十九PMOS管的栅极Pg29连接Pd26，漏极Pd29连接第二十九NMOS管的漏极Nd29，源极Ps29连接电源VDD ;第三十PMOS管的栅极Pg30连接Pd28，漏极Pd30连接第三十NMOS管的漏极Nd30，源极Ps30连接电源VDD ;第三十一 PMOS管的栅极Pg31连接Pd30，漏极Pd31连接第三十二 PMOS管的源极Ps32，源极Ps31连接电源VDD ;第三十二 PMOS管的栅极Pg32连接cl，漏极Pd32连接第三十一 NMOS管的漏极Nd31和Pd26，并作为从锁存器的一个输出端Si，源极Ps32连接Pd31 ;第三十三PMOS管的栅极Pg33连接Pd29，漏极Pd33连接第三十四PMOS管的源极Ps34，源极Ps33连接电源VDD ;第三十四PMOS管的栅极Pg34连接c2，漏极Pd34连接第三十三NMOS管的漏极Nd33和Pd28并作为从锁存器的一个输出端sir，源极Ps34连接Pd33 ;第二十五NMOS管的栅极Ng25连接C，漏极Nd25连接Pd26，源极Ns25连接第二十六NMOS管的漏极Nd26 ;第二十六NMOS管的栅极Ng26连接ml，漏极Nd26连接Ns25，源极Ns26接地VSS ;第二十七NMOS管的栅极Ng27连接c2，漏极Nd27连接Pd28，源极Ns27连接第二十八NMOS管的漏极Nd28 ;第二十八NMOS管的栅极Ng28连接mlr，漏极Nd28连接Ns27，源极Ns28接地VSS ;第二十九NMOS管的栅极Ng29连接Pd28，漏极Nd29连接Pd29，源极Ns29接地VSS ;第三十NMOS管的栅极Ng30连接Pd26，漏极Nd30连接Pd30，源极Ns30接地VSS ;第三十一 NMOS管的栅极Ng31连接cnl，漏极Nd31连接Pd32，源极Ns31连接第三十二 NMOS管的漏极Nd32 ;第三十二 NMOS管的栅极Ng32连接Pd29，漏极Nd32连接Ns31，源极Ns32接地VSS ;第三十三NMOS管的栅极Ng33连接cn2，漏极Nd33连接Pd34，源极Ns33连接第三十NMOS管的漏极Nd34 ;第三十四NMOS管的栅极Ng34连接Pd30，漏极Nd34连接Ns33，源极Ns34接地VSS。
[0040]如图8所示，反相器电路有两个输入端和一个输出端，输入端连接Si和sir，输出端为Q。反相器电路由第三十六PMOS管和第三十六NMOS管组成。第三十六PMOS管的衬底和源极Ps36均连接电源VDD，第三十六NMOS管的衬底和源极Ns36均接地VSS。第三十六PMOS管的栅极Pg36接输入端Si，漏极Pd36连接第三十六NMOS管的漏极Nd36，并作为反相器电路的输出Q。第三十六NMOS管的栅极Ng36接输入端sir，漏极Nd36连接Pd36。
[0041]北京原子能研究院H-13串列加速器可以产生LET值分别为2.88MeV.cm2/mg、
8.62MeV.cm2/mg> 12.6MeV.cm2/mg和17.0MeV.cm2/mg的四种地面重离子福照测试环境。将处于正常工作状态的传统未加固的扫描结构D触发器、传统双模冗余加固的扫描结构D触发器、时间采样加固的扫描结构D触发器、申请号为201110323908.2的中国专利提出的抗单粒子翻转的扫描结构D触发器和本发明抗单粒子翻转和单粒子瞬态的扫描结构D触发器分别连接相同的1000级反向器链的输出端并以40MHz的时钟频率工作，1000级反向器链的输入端连接低电平。将上述电路置于北京原子能研究院H-13串列加速器产生的LET值分别为 2.88MeV.cm2/mg、8.62MeV.cm2/mg、12.6MeV.cm2/mg 和 21.3MeV.cm2/mg 的地面重离子辐照测试环境中，统计各LET的重离子辐照过程中各扫描结构D触发器发生错误输出的次数。每种LET的重离子辐照总注量为107ion/cm2。表1为使用北京原子能研究院H-13串列加速器进行的地面重粒子辐照测试得到的传统未加固的扫描结构D触发器、传统双模冗余加固的扫描结构D触发器、时间采样加固的扫描结构D触发器、申请号为201110323908.2的中国专利提出的抗单粒子翻转的扫描结构D触发器和本发明抗单粒子翻转和单粒子瞬态的扫描结构 D 触发器在 LET 值分别为 2.88MeV.cm2/mg>8.62MeV.cm2/mg、12.6MeV.cm2/mg和21.3MeV.cm2/mg的地面重离子辐照过程中发生错误输出的次数。每种LET的重离子辐照总注量为107ion/cm2。从表1的统计可以看出，本发明的抗单粒子翻转和单粒子瞬态能力优于传统未加固的扫描结构D触发器、时间采样加固的扫描结构D触发器、申请号为201110323908.2的中国专利提出的抗单粒子翻转的扫描结构D触发器和传统双模冗余加固的扫描结构D触发器，适合用于抗单粒子翻转和单粒子瞬态加固集成电路的标准单元库，应用于航空、航天等领域。
[0042]表1
[0043]
【权利要求】
1.抗单粒子翻转和单粒子瞬态的扫描结构D触发器，包括时钟电路、扫描控制缓冲电路、主锁存器、从锁存器、反相器电路，其特征在于抗单粒子翻转和单粒子瞬态的扫描结构D触发器还包括缓冲电路且反相器电路只有一个；主锁存器和从锁存器均为冗余加固的锁存器；主锁存器和从锁存器前后串联，并均与时钟电路连接；主锁存器还与缓冲电路、扫描控制缓冲电路相连，从锁存器还与反相器电路相连；有四个输入端和一个输出端；四个输入端分别是时钟信号输入端CK、数据信号输入端D、扫描控制信号输入端SE和扫描数据输入端SI ;输出端是Q。
2.如权利要求1所述的抗单粒子翻转和单粒子瞬态的扫描结构D触发器，其特征在于所述时钟电路有一个输入端和四个输出端，输入端为CK,输出端为cl、c2、cnl、cn2 ;时钟电路由十二个PMOS和十四个NMOS组成，电路中所有PMOS管的衬底连接电源VDD，所有NMOS管的衬底接地VSS ;第三十七PMOS管的栅极Pg37连接CK，漏极Pd37连接第三十七NMOS管的漏极Nd37 ;第三十八PMOS管的栅极Pg38连接第三十七PMOS管的漏极Pd37，漏极Pd38连接第三十八NMOS管的漏极Nd38，源极Ps38连接电源VDD ;第三十九PMOS管的栅极Pg39连接第三十八PMOS管的漏极Pd38，漏极Pd39连接第三十九NMOS管的漏极Nd39，源极Ps39连接电源VDD ;第四十PMOS管的栅极Pg40连接第三十九PMOS管的漏极Pd39，漏极Pd40连接第四十NMOS管的漏极Nd40，源极Ps40连接电源VDD ;第四十一 PMOS管的栅极Pg41连接CK，漏极Pd41连接第四十二 PMOS管的源极Ps42，源极Ps41连接VDD ;第四十二 PMOS管的栅极Pg42连接第四十PMOS管的漏极Pd40，漏极Pd42连接第四十一 NMOS管的漏极Nd41，并作为时钟电路的一个输出端cnl，源极Ps42连接Pd41 ;第四十三PMOS管的栅极Pg43连接CK，漏极Pd43连接第四十四PMOS管的源极Ps44，源极Ps43连接VDD ;第四十四PMOS管的栅极Pg44连接第四十PMOS管的漏极Pd40，漏极Pd44连接第四十三NMOS管的漏极Nd43并作为时钟电路的一个输出端cn2，源极Ps44连接Pd43 ;第四十五PMOS管的栅极Pg45连接第四十五NMOS管的栅极Ng45并作为时钟电路的一个输出端Cl，漏极Pd45连接第四十二PMOS管的漏极Pd42，并连接输出端cnl，源极Ps45连接VDD ;第四十六PMOS管的栅极Pg46连接第四十六NMOS管的栅极Ng46并作为时钟电路的一个输出端c2，漏极Pd46连接第四十六NMOS管的漏极Nd46并连接输出端cn2，源极Ps46连接VDD ;第四十七PMOS管的栅极Pg47连接输出端cnl，漏·极Pd47连接输出端cl，源极Ps47连接VDD ;第四十八PMOS管的栅极Pg48连接输出端cn2，漏极Pd48连接输出端c2，源极Ps48连接VDD ;第三十七NMOS管的栅极Ng37连接CK，漏极Nd37连接第三十七PMOS管的漏极Pd37 ;第三十八NMOS管的栅极Ng38连接第三十七NMOS管的漏极Nd37，漏极Nd38连接第三十八PMOS管的漏极Pd38，源极Ns38连接VSS ;第三十九NMOS管的栅极Ng39连接第三十八NMOS管的漏极Nd38，漏极Nd39连接第三十九PMOS管的漏极Pd39，源极Ns39连接VSS ;第四十NMOS管的栅极Ng40连接第三十九NMOS管的漏极Nd39，漏极Nd40连接第四十PMOS管的漏极Pd40，源极Ns40连接VSS ;第四十一 NMOS管的栅极Ng41连接第四十NMOS管的漏极Nd40，源极Ns41连接第四十二 NMOS管的漏极Nd42，漏极连接cnl ;第四十二 NMOS管的栅极Ng42连接CK，漏极Nd42连接第四十一 NMOS管的源极Nd41，源极Ns42连接VSS ;第四十三NMOS管的栅极Ng43连接第四十NMOS管的漏极Nd40，源极Ns43连接第四十四NMOS管的漏极Nd44，漏极连接cn2 ；第四十四NMOS管的栅极Ng44连接CK，漏极Nd44连接第四十三NMOS管的源极Nd43，源极Ns44连接VSS ;第四十五NMOS管的栅极Ng45连接输出端cl，漏极Nd45连接输出端cn2，源极Ns45连接第四十九NMOS管的漏极Nd49 ;第四十六NMOS管的栅极Ng46连接输出端c2，漏极Nd46连接输出端cn2,源极Ns46连接第五十NMOS管的漏极Nd50 ;第四十七NMOS管的栅极Ng47连接输出端cnl，漏极Nd47连接输出端cl，源极Ns47连接VSS ;第四十八NMOS管的栅极Ng48连接输出端cn2，漏极Nd48连接输出端c2，源极Ns48连接VSS ;第四十九NMOS管的漏极Nd49连接第四十五NMOS管的源极Ns45，栅极Ng49连接输出端cl，源极Ns49连接VSS ;第五十NMOS管的漏极Nd50连接第四十六NMOS管的源极Ns46，栅极Ng50连接输出端Cl，源极Ns50连接VSS。
3.如权利要求1所述的抗单粒子翻转和单粒子瞬态的扫描结构D触发器，其特征在于所述缓冲电路有一个输入端和一个输出端，输入端为D，输出端为Dl ;缓冲电路由八个PMOS管和八个NMOS管组成，缓冲电路中所有PMOS管的衬底连接电源VDD，所有NMOS管的衬底接地VSS ;第一 PMOS管的栅极Pgl连接输入D并和第一 NMOS管的栅极Ngl连接，漏极Pdl连接第一 NMOS管的漏极Ngl，源极Psl连接VDD ;第二 PMOS管的栅极Pg2连接第一 PMOS管的漏极Pdl，漏极Pd2连接第二 NMOS管的漏极Nd2，源极Ps2连接VDD ;第三PMOS管的栅极Pg3连接第二 PMOS管的漏极Pd2，漏极Pd3连接第三NMOS管的漏极Nd3，源极Ps3连接VDD ;第四PMOS管的栅极Pg4连接第三PMOS管的漏极Pd3，漏极Pd4连接第四NMOS管的漏极Nd4，源极Ps4连接VDD ;第五PMOS管的栅极Pg5连接第四PMOS管的漏极Pd4，漏极Pd5连接第五NMOS管的漏极Nd5，源极Ps5连接VDD ;第六PMOS管的栅极Pg6连接第五PMOS管的漏极Pd5，漏极Pd6连接第六NMOS管的漏极Nd6，源极Ps6连接VDD ;第七PMOS管的栅极Pg7连接第六PMOS管的漏极Pd6，漏极Pd7连接第七NMOS管的漏极Nd7，源极Ps7连接VDD ;第八PMOS管的栅极Pg8连接第七PMOS管的漏极Pd7，漏极Pd8连接第八NMOS管的漏极Nd8并作为缓冲器的输出端D1，源极Ps8连接VDD ;第一 NMOS管的栅极Ngl连接Pgl，漏极Ndl连接Pdl，源极Nsl连接VSS;第二 NMOS管的栅极Ng2连接第一 NMOS管的漏极Ndl，漏极Nd2连接Pd2，源极Ns2连接VSS ;第三NMOS管的栅极Ng3连接第二 NMOS管的漏极Nd2，漏极Nd3连接Pd3，源极Ns3连接VSS ;第四NMOS管的栅极Ng4连接第三NMOS管的漏极Nd3，漏极Nd4连接Pd4，源极Ns4连接VSS ;第五NMOS管的栅极Ng5连接第四NMOS管的漏极Nd4，漏极Nd5连接Pd5，源极Ns5连接VSS ;第六NMOS管的栅极Ng6连接第五NMOS管的漏极Nd5，漏极Nd6连接Pd 6，源极Ns6连接VSS ;第七NMOS管的栅极Ng7连接第六NMOS管的漏极Nd6，漏极Nd7连接Pd7，源极Ns7连接VSS ;第八NMOS管的栅极Ng8连接第七NMOS管的漏极Nd7，漏极Nd8连接Pd8，源极Ns8连接VSS。
4.如权利要求1所述的抗单粒子翻转和单粒子瞬态的扫描结构D触发器，其特征在于所述扫描控制缓冲电路有一个输入端和一个输出端，输入端为SE,输出端为SEN ;扫描控制缓冲电路由第三十五PMOS管和第三十五NMOS管组成；第三十五PMOS管的衬底和源极Ps35均连接电源VDD，第三十五NMOS管的衬底和源极Ns35均接地VSS ;第三十五PMOS管的栅极Pg35连接SE，漏极Pd35连接第三十五NMOS管的漏极Nd35，并作为扫描控制电路的输出端SEN ;第三十五NMOS管的栅极Ng35连接SE，漏极Nd35连接Pd35。
5.如权利要求1所述的抗单粒子翻转和单粒子瞬态的扫描结构D触发器，其特征在于所述主锁存器有九个输入端和两个输出端，输入端为D，Dl, SI, SE，SEN, cl, c2，cnl, cn2 ；输出端为ml，mlr ;主锁存器由十六个PMOS管和十六个NMOS管组成，主锁存器中所有PMOS管的衬底连接电源VDD，所有NMOS管的衬底接地VSS ;第九PMOS管的栅极Pg9连接SI，漏极Pd9连接第十PMOS管的源极Ps 10，源极Ps9连接电源VDD ;第十PMOS管的栅极PglO连接SEN，漏极PdlO连接第十三PMOS管的源极Psl3，源极PslO连接Pd9 ;第^^一 PMOS管的栅极PglI连接SE，漏极PdlI连接第十二 PMOS管的源极Psl2，源极PslI连接电源VDD ?’第十二 PMOS管的栅极Pgl2连接D，漏极Pdl2连接Psl3，源极Psl2连接Pdll ;第十三PMOS管的栅极Pgl3连接Cl，漏极Pdl3连接第九NMOS管的漏极Nd9，源极Psl3连接PdlO ;第十四PMOS管的栅极Pgl4连接SI，漏极Pdl4连接第十五PMOS管的源极Ps 15，源极Ps 14连接电源VDD ;第十五PMOS管的栅极Pgl5连接SEN，漏极Pdl5连接第十八PMOS管的源极Psl8，源极Psl5连接Pdl4 ;第十六PMOS管的栅极Pgl6连接SE，漏极Pdl6连接第十七PMOS管的源极Psl7，源极Psl6连接电源VDD ;第十七PMOS管的栅极Pgl7连接D1，漏极Pdl7连接第十八PMOS管的源极Psl8，源极Psl7连接Pdl6 ;第十八PMOS管的栅极Pgl8连接c2，漏极Pdl8连接第十四匪OS管的漏极Ndl4，源极Psl8连接Pdl5 ;第十九PMOS管的栅极Pgl9连接Pdl3，漏极Pdl9连接第十九NMOS管的漏极Ndl9，并作为主锁存器的一个输出端mlr，源极Psl9连接电源VDD ;第二十PMOS管的栅极Pg20连接Pdl8，漏极Pd20连接第二十NMOS管的漏极Nd20，并作为主锁存器的一个输出端ml，源极Ps20连接电源VDD ;第二十一 PMOS管的栅极Pg21连接Pd20，漏极Pd21连接第二十二 PMOS管的源极Ps22，源极Ps21连接电源VDD ;第二十二 PMOS管的栅极Pg22连接cnl，漏极Pd22连接第二十一 NMOS管的漏极Nd21，源极Ps22连接Pd21 ;第二十三PMOS管的栅极Pg23连接Pdl9并连接输出端mlr，漏极Pd23连接第二十四PMOS管的源极Ps24，源极Ps23连接电源VDD ;第二十四PMOS管的栅极Pg24连接cn2，漏极Pd24连接第二十三NMOS管的漏极Nd23和Pdl8，源极Ps24连接Pd23 ;第九NMOS管的栅极Ng9连接cnl，漏极Nd9连接Pdl3，源极Ns9连接第十NMOS管的漏极NdlO ；第十NMOS管的栅极NglO连接SE，漏极NdlO连接Ns9，源极NslO连接第十一 NMOS管的漏极Ndll ;第^^一 NMOS管的栅极Ngll连接SI，漏极Ndll连接Ns 10，源极Nsll接地VSS ;第十二 NMOS管的栅极Ngl2连接D，漏极Ndl2连接Ns9，源极Nsl2连接第十三NMOS管的漏极Ndl3 ;第十三NMOS管的栅极Ngl3 (图5错)连接SEN，漏极Ndl3 (图5错)连接Nsl2，源极Nsl3接地VSS ;第十四NMOS管的栅极Ngl4连接cn2，漏极Ndl4连接Pdl8，源极Nsl4连接第十五NMOS管的漏极Ndl5 ;第十五NMOS管的栅极Ngl5连接SE，漏极Ndl5连接Nsl4，源极Nsl5连接第十六NMOS管的·漏极Ndl6 ;第十六NMOS管的栅极Ngl6连接SI，漏极Ndl6连接Nsl5,源极Nsl6接地VSS ;第十七NMOS管的栅极Ngl7连接D1，漏极Ndl7连接Nsl4，源极Nsl7连接第十八NMOS管的漏极Ndl8 ;第十八NMOS管的栅极Ngl8 (图5错)连接SEN，漏极Ndl8 (图5错)连接Nsl7，源极Nsl8接地VSS ;第十九NMOS管的栅极Ngl9连接Pdl8，漏极Ndl9连接Pdl9，源极Nsl9接地VSS ;第二十NMOS管的栅极Ng20连接Pdl3，漏极Nd20连接Pd20,源极Ns20接地VSS ;第二十一 NMOS管的栅极Ng21连接cl，漏极Nd21连接Pd22，源极Ns21连接第二十二 NMOS管的漏极Nd22 ;第二十二 NMOS管的栅极Ng22连接Pdl9，漏极Nd22连接Ns21，源极Ns22接地VSS ;第二十三NMOS管的栅极Ng23连接c2，漏极Nd23连接Pd24，源极Ns23连接第二十四NMOS管的漏极Nd24 ;第二十四NMOS管的栅极Ng24连接Pd20，漏极Nd24连接Ns23，源极Ns24接地VSS ;第九PMOS管、第十PMOS管、第十一 PMOS管以及第十NMOS管、第十一 NMOS管、第十三NMOS管组成主锁存器中的扫描结构。
6.如权利要求1所述的抗单粒子翻转和单粒子瞬态的扫描结构D触发器，其特征在于所述从锁存器有六个输入端和两个输出端，输入端为cl, c2, cnl, cn2, ml, mlr ;输出端为si, sir ;从锁存器由十个PMOS管和十个NMOS管组成，从锁存器中所有PMOS管的衬底连接电源VDD，所有NMOS管的衬底接地VSS ;第二十五PMOS管的栅极Pg25连接mlr，漏极Pd25连接第二十六PMOS管的源极Ps26，源极Ps25连接电源VDD ;第二十六PMOS管的栅极Pg26连接cnl，漏极Pd26连接第二十五NMOS管的漏极Nd25，源极Ps26连接Pd25 ;第二十七PMOS管的栅极Pg27连接ml，漏极Pd27连接第二十八PMOS管的源极Ps28，源极Ps27连接电源VDD ;第二十八PMOS管的栅极Pg28连接cn2，漏极Pd28连接第二十七NMOS管的漏极Nd27，源极Ps28连接Pd27 ;第二十九PMOS管的栅极Pg29连接Pd26，漏极Pd29连接第二十九NMOS管的漏极Nd29，源极Ps29连接电源VDD ;第三十PMOS管的栅极Pg30连接Pd28，漏极Pd30连接第三十NMOS管的漏极Nd30，源极Ps30连接电源VDD ;第三十一 PMOS管的栅极Pg31连接Pd30，漏极Pd31连接第三十二 PMOS管的源极Ps32，源极Ps31连接电源VDD ;第三十二PMOS管的栅极Pg32连接Cl，漏极Pd32连接第三十一 NMOS管的漏极Nd31和Pd26，并作为从锁存器的一个输出端Si，源极Ps32连接Pd31 ;第三十三PMOS管的栅极Pg33连接Pd29，漏极Pd33连接第三十四PMOS管的源极Ps34，源极Ps33连接电源VDD ;第三十四PMOS管的栅极Pg34连接c2，漏极Pd34连接第三十三NMOS管的漏极Nd33和Pd28并作为从锁存器的一个输出端sir，源极Ps34连接Pd33 ;第二十五NMOS管的栅极Ng25连接C，漏极Nd25连接Pd26，源极Ns25连接第二十六NMOS管的漏极Nd26 ;第二十六NMOS管的栅极Ng26连接ml，漏极Nd26连接Ns25，源极Ns26接地VSS ;第二十七NMOS管的栅极Ng27连接c2，漏极Nd27连接Pd28，源极Ns27连接第二十八NMOS管的漏极Nd28 ;第二十八NMOS管的栅极Ng28连接mlr，漏极Nd28连接Ns27，源极Ns28接地VSS ;第二十九NMOS管的栅极Ng29连接Pd28，漏极Nd29连接Pd29，源极Ns29接地VSS ;第三十NMOS管的栅极Ng30连接Pd26，漏极Nd30连接Pd30，源极Ns30接地VSS ;第三十一 NMOS管的栅极Ng31连接cnl，漏极Nd31连接Pd32，源极Ns31连接第三十二 NMOS管的漏极Nd32 ;第三十二 NMOS管的栅极Ng32连接Pd29，漏极Nd32连接Ns31，源极Ns32接地VSS ;第三十三NMOS管的栅极Ng33连接cn2，漏极Nd33连接Pd34，源极Ns33连接第三十NMOS管的漏极Nd34 ;第三十四NMOS管的栅极Ng34连接Pd30，漏极Nd34连接Ns33，源极Ns34接地VSS。
7.如权利要求1所述的抗单粒子翻转和单粒子瞬态的扫描结构D触发器，其特征在于所述反相器电路有两 个输入端和一个输出端，输入端连接Si和sir，输出端为Q ;反相器电路由第三十六PMOS管和第三十六NMOS管组成；第三十六PMOS管的衬底和源极Ps36均连接电源VDD，第三十六NMOS管的衬底和源极Ns36均接地VSS ;第三十六PMOS管的栅极Pg36接输入端Si，漏极Pd36连接第三十六NMOS管的漏极Nd36，并作为反相器电路的输出Q ;第三十六NMOS管的栅极Ng36接输入端sir，漏极Nd36连接Pd36。
【文档编号】H03K19/003GK103856197SQ201310674556
【公开日】2014年6月11日 申请日期:2013年12月11日 优先权日:2013年12月11日
【发明者】池雅庆, 薛召召, 喻鑫, 梁斌, 陈书明, 郭阳, 孙永节, 陈建军, 胡春媚, 李振涛 申请人:中国人民解放军国防科学技术大学