位同步锁定检测器的制造方法
【专利摘要】本发明提出的一种位同步锁定检测器，旨在提供一种能够提供位同步环锁定指示的装置。本发明通过下述技术方案予以实现：在位同步锁定判决电路中，受控于同相控制脉冲的积分清零滤波器依次串联绝对值电路和固定点数累加器组成同相支路，受控于反相控制脉冲的积分清零滤波器依次串联绝对值电路、固定点数累加器和增益调节器组成反相支路，两支路共同相连一个输出锁定指示的比较器；位同步环电路同时输出相位相差180度的控制脉冲，分别控制两支路上的积分清零电路对输入基带信号作时间宽度为1个码元的积分清零运算，比较器对来自同相支路的运算结果和反相支路的锁定判决门限进行比较，输出判决位同步环锁定与否的指示。
【专利说明】位同步锁定检测器
[0001]【技术领域】
本发明涉及一种相干通信系统中主要用于位同步锁定状态检测判定的方法。
【背景技术】
[0002]在数字通信系统中，发送端按照确定的时间顺序，逐个传输数码脉冲序列中的每个码元。而在接收端必须有准确的抽样判决时刻才能正确判决所发送的码元，因此，接收端必须提供一个确定抽样判决时刻的定时脉冲序列。这个定时脉冲序列的重复频率必须与发送的数码脉冲序列一致，同时在最佳判决时刻(或称为最佳相位时刻)对接收码元进行抽样判决。可以把在接收端产生这样的定时脉冲序列称为码元同步，或称位同步。实现位同步的方法和载波同步类似，有直接法(自同步法)和插入导频法(外同步法)两种，而直接法又分为滤波法和锁相法。相干通信中，接收机信号经过载波相干解调后得到基带信号，基带信号中包含“O”与“I”的输入码元，分别采用对称的不同波形表示，位同步模块用于定位输入码元调制区间并通过匹配滤波进行码元解调。传统处理中，位同步的锁定检测没有独立进行，而是依靠后续信息处理中帧同步状态或其他相关信息进行判断，这种处理方式实际上没有准确给出位同步锁定状态，而在航天测控、卫星应用、高速数传等领域的工程应用中，用户往往需要准确了解当前接收机的位同步锁定状态。
【发明内容】
[0003]为了克服传统处理中位同步锁定检测的上述缺陷，本发明的目的是提供一种能够适应更宽的信噪比范围，并能降低对输入基带信号功率控制要求，检测判定结果更准确可靠，能够提供位同步环锁定指示，对相干通信中的位同步环锁定状态进行检测判定的装置。
[0004]本发明解决其技术问题所采用的技术方案是:一种位同步锁定检测器，包括位同步环电路和位同步锁定判决电路，其特征在于:在位同步锁定判决电路中，受控于同相控制脉冲的积分清零滤波器依次串联绝对值电路和固定点数累加器组成同相支路，受控于反相控制脉冲的积分清零滤波器依次串联绝对值电路、固定点数累加器和增益调节器组成反相支路，上述两个支路共同相连一个输出锁定指示的比较器；位同步环电路同时输出相位相差180度的同相控制脉冲与反相控制脉冲，分别控制上述两支路上的积分清零电路对输入基带信号作时间宽度为I个码元的积分清零运算，积分清零运算结果分别经过上述两支路上各自控制的绝对值电路、固定点数累加器得到两路运算结果，其中，反相支路的运算结果经过增益调节器与动态调整增益系数相乘得到锁定判决门限，比较器对来自同相支路的运算结果和反相支路的锁定判决门限进行比较，输出判决位同步环锁定与否的指示。
[0005]本发明相比于现有技术具有如下有益效果:
本发明采用相位互为反相的两个支路共同相连一个输出锁定指示的位同步锁定判决电路，位同步锁定判决电路根据位同步环进入锁定状态时输入码元与同相控制脉冲的相位具有同相关系、与反相控制脉冲的相位具有反相关系的特性，有效地提取出反映位同步环锁定时的本质特征，同时通过对增益调节器的增益系数进行动态调整，通过动态调整锁定判决门限的作用，可适应更宽的信噪比范围，降低对输入基带信号的功率控制要求。因此本发明相比现有位同步锁定检测方法的信噪比范围适应更宽，输入基带信号的功率控制要求更低，无需依靠后续信息处理中帧同步状态或其它相关信息的判断。
[0006]本发明相比现有位同步锁定检测方法可以提供更准确可靠的检测判定结果，并且能够适应更宽的信噪比范围。
【专利附图】
【附图说明】
[0007]下面结合附图和实施例对本专利进一步说明。
[0008]图1是本发明位同步锁定检测方法原理示意图。
[0009]图2是输入码元和同相控制脉冲、反相控制脉冲的相位关系示意图。
【具体实施方式】
[0010]在图1描述的一个最佳实施例中，位同步锁定检测器主要包括:用于实现同时输出相位相差180度的同相控制脉冲与反相控制脉冲的位同步环电路和用于实现对基带信号进行锁定判决的位同步锁定判决电路。换句话说，所述位同步锁定检测器由两个积分清零滤波器、两个绝对值电路、两个固定点数累加器、一个增益调节器、一个比较器和一个位同步环NCO电路组成。增益调节器采用乘法器实现锁定判决门限的调整，位同步环NCO电路可以采用累加器实现同相控制脉冲与反相控制脉冲的输出。
[0011]位同步锁定判决电路包括依次串联的受控于同相控制脉冲的第一积分清零滤波器、第一绝对值电路和第一固定点数累加器组成的同相支路，以及依次串联的受控于反相控制脉冲的第二积分清零滤波器、第二绝对值电路、第二固定点数累加器和增益调节器组成的反相支路，上述两个支路共同相连一个输出锁定指示的比较器。位同步环电路具有同时输出相位相差180度的同相控制脉冲与反相控制脉冲的位同步环数字振荡器NCO电路，所述位同步环NCO电路采用累加器实现，位同步环NCO电路的同相控制脉冲与反相控制脉冲的产生方法为:累加器在对相位控制字进行累加过程中产生的进位脉冲即为同相控制脉冲，对累加器的最高位进行O跳变为I的检测即为反相控制脉冲。上述两个脉冲分别控制两个积分清零电路对输入的基带信号作时间宽度为I个码元的积分清零运算，积分清零运算的结果分别经过绝对值电路、固定点数累加器得到两路运算结果。反相支路的运算结果经过增益调节器与增益系数相乘得到锁定判决门限，通过动态调整增益调节器的增益系数可以动态调整锁定判决门限。同相支路在同相控制脉冲作用下作时间宽度为I个码元的积分清零运算，积分清零运算的结果经过绝对值电路得到I个码元的积分绝对值，上述结果经过固定点数累加器，得到固定点数的码元的积分取绝对值后的累加值加上噪声值；反相支路在反相控制脉冲作用下作时间宽度为I个码元的积分清零运算，积分清零运算的结果经过绝对值电路得到I个码元的积分绝对值，上述结果经过固定点数累加器和增益调节器，得到噪声值乘以增益系数，亦即锁定判决门限。同相支路的运算结果与锁定判决门限输入比较器，比较器比较同相支路的运算结果与锁定判决门限的大小，如果同相支路的运算结果大于锁定判决门限则判决为位同步环锁定，否则判决为位同步环不锁定。
[0012]基带信号分别通过受控于同相控制脉冲和反相控制脉冲的积分清零滤波器作时间宽度为I个码元的积分清零运算，积分清零运算的结果分别经过绝对值电路、固定点数累加器得到两路运算结果，其中反相支路的运算结果经过增益调节器与增益系数相乘得到锁定判决门限，同相支路的运算结果和锁定判决门限输入比较器，比较器根据比较结果输出锁定指示。如果位同步环电路进入锁定状态，则输入码元与位同步环NCO电路输出的同相控制脉冲的相位具有同相关系、与反相控制脉冲的相位具有反相关系，则同相支路的运算结果为对固定点数的码元的积分取绝对值后的累加值加上噪声值，反相支路的运算结果为噪声值乘以增益系数，在合适的增益系数下满足同相支路的运算结果大于锁定判决门限，比较器判决为位同步环锁定；如果位同步环电路没有进入锁定状态，则输入码元与位同步环NCO电路输出的同相控制脉冲、反相控制脉冲不存在固定的相位关系，在合适的增益系数下不满足同相支路的运算结果大于锁定判决门限，比较器判决为位同步环不锁定。
[0013]固定点数累加器由累加器和计数器组成，累加器对输入数据进行累加，同时计数器进行计数，当计数器的计数值达到固定点数后输出累加器的值并清空累加器，如此循环，固定点数的取值可根据仿真或调试结果进行设定，也可在电路运行过程中动态配置。
[0014]增益调节器由乘法器组成，其增益系数可在电路运行过程中动态配置，用于根据不同的信噪比动态调整锁定判决门限。
[0015]图2描述了输入码元与位同步环NCO电路输出的同相控制脉冲、反相控制脉冲的相位关系。上述电路可作为位同步环电路的一部分，可以在可编程门阵列芯片FPGA芯片中实现，也可在ASIC芯片中实现，其结构简单，占用硬件资源较少。
【权利要求】
1.一种位同步锁定检测器，包括位同步环电路和位同步锁定判决电路，其特征在于:在位同步锁定判决电路中，受控于同相控制脉冲的积分清零滤波器依次串联绝对值电路和固定点数累加器组成同相支路，受控于反相控制脉冲的积分清零滤波器依次串联绝对值电路、固定点数累加器和增益调节器组成反相支路，上述两个支路共同相连一个输出锁定指示的比较器；位同步环电路同时输出相位相差180度的同相控制脉冲与反相控制脉冲，分别控制上述两支路上的积分清零电路对输入基带信号作时间宽度为I个码元的积分清零运算，积分清零运算结果分别经过上述两支路上各自控制的绝对值电路、固定点数累加器得到两路运算结果，其中，反相支路的运算结果经过增益调节器与动态调整增益系数相乘得到锁定判决门限，比较器对来自同相支路的运算结果和反相支路的锁定判决门限进行比较，输出判决位同步环锁定与否的指示。
2.按权利要求1所述的位同步锁定检测器，其特征在于:所述位同步锁定检测器由两个积分清零滤波器、两个绝对值电路、两个固定点数累加器、一个增益调节器、一个比较器和一个位同步环NCO电路组成。
3.按权利要求1或2所述的位同步锁定检测器，其特征在于:同相支路在同相控制脉冲作用下作时间宽度为I个码元的积分清零运算，积分清零运算的结果经过绝对值电路得到I个码元的积分绝对值，上述结果经过固定点数累加器，得到固定点数的码元的积分取绝对值后的累加值加上噪声值。
4.按权利要求1或2所述的位同步锁定检测器，其特征在于:反相支路在反相控制脉冲作用下作时间宽度为I个码元的积分清零运算，积分清零运算的结果经过绝对值电路得到I个码元的积分绝对值，上述结果经过固定点数累加器和增益调节器，得到噪声值乘以增益系数，亦即锁定判决门限。
5.按权利要求1所 述的位同步锁定检测器，其特征在于:同相支路的运算结果与锁定判决门限输入比较器，比较器比较同相支路的运算结果与锁定判决门限的大小，如果同相支路的运算结果大于锁定判决门限则判决为位同步环锁定，否则判决为位同步环不锁定。
6.按权利要求1所述的位同步锁定检测器，其特征在于:位同步环电路具有同时输出相位相差180度的同相控制脉冲与反相控制脉冲的位同步环数字控制振荡器NCO电路，所述位同步环NCO电路采用累加器实现。
7.按权利要求6所述的位同步锁定检测器，其特征在于:位同步环NCO电路的同相控制脉冲与反相控制脉冲的产生方法为:累加器在对相位控制字进行累加过程中产生的进位脉冲即为同相控制脉冲，对累加器的最高位进行O跳变为I的检测即为反相控制脉冲。
8.按权利要求7所述的位同步锁定检测器，其特征在于:如果位同步环没有进入锁定状态，则输入码元与位同步环NCO电路输出的同相控制脉冲、反相控制脉冲不存在固定的相位关系，在合适的增益系数下不满足同相支路的运算结果大于锁定判决门限，比较器判决为位同步环不锁定。
9.按权利要求1所述的位同步锁定检测器，其特征在于:固定点数累加器由累加器和计数器组成，累加器对输入数据进行累加，同时计数器进行计数，当计数器的计数值达到固定点数后输出累加器的值并清空累加器，如此循环，固定点数的取值根据仿真或调试结果进行设定，或在电路运行过程中动态配置。
10.按权利要求1所述的位同步锁定检测器，其特征在于:增益调节器由乘法器组成，其增益系数可在电路运行过程中 动态配置，用于根据不同的信噪比动态调整锁定判决门限。
【文档编号】H03L7/18GK103812505SQ201410040561
【公开日】2014年5月21日 申请日期:2014年1月27日 优先权日:2014年1月27日
【发明者】曾富华, 莫明威 申请人:中国电子科技集团公司第十研究所