高速电容式数字至模拟转换器及其方法与流程

本发明涉及数字至模拟转换器，特别涉及数字至模拟转换器以及相关方法。

背景技术：

本技术领域中技术人员当了解，本发明所使用的微电子学相关的术语与基本概念，例如，电压、电流、信号、逻辑信号、时钟脉冲、晶体管、金属氧化物半导体(MOS)、P通道金属氧化物半导体(PMOS)、N通道金属氧化物半导体(NMOS)、源极、栅极、漏极、临界电压、电路节点、电源供应器节点、接地节点、以及开关。类似上述的术语与基本概念对于本技术领域技术人员是属现有知识，故在此不予赘述。

在本发明中，逻辑信号是指具有两个状态的信号：「高」和「低」，其可被重新表述为「1」和「0」。为了简化，在「高」(「低」)状态的逻辑信号是仅说明该逻辑信号是「高」(「低」)，或可替代地，逻辑信号为「1」(「0」)。此外，为了简化，引号可被省略，而且上述仅说明逻辑信号为高(低)，或可替代地，逻辑信号为1(0)，而明了这样的陈述是描述逻辑信号的状态。

当逻辑信号为「高」时，被称为生效；当逻辑信号为低时，则被称为「失效」。

如所周知，数字至模拟转换器(DAC)接收数字信号，并且输出模拟信号，其中模拟信号的数值代表数字信号的数值。电容式DAC包括电容器，其电压代表数字信号的数值所决定的模拟信号。图1绘示本发明现有技术的电容式DAC(数字至模拟转换器)100，其包括：电容器120以及切换网络110。电容器120的第一端121耦接至输出节点101，而且电容器120的第二端122耦接至输入节点113。切换网络110包括P通道金属氧化物半导体(PMOS)晶体管111以及N通道金属氧化物半导体(NMOS)晶体管112，而且受控于数字信号DD，其为逻辑信号。当数字信号DD为生效(失效)时，NMOS(PMOS)晶体管112(111)为导通，而PMOS(NMOS)晶体管111(112)为被截止，而且通过NMOS(PMOS)晶体管112(111)，输入节点113被耦接至低(高)参考电压VRL(VRH)。高参考电压VRH高于低参考电压VRL，因此当数字信号DD为失效时的输出节点101的电压高于当数字信号DD为生效时。因此，输出节点101的电压代表数字信号DD的数值。

本技术领域中技术人员将会明了图1电路的实施细节(例如，PMOS晶体管111的源极、栅极、以及漏极分别耦接至高参考电压VRH、数字信号DD、以及输入节点113)，因此在此不予赘述。数字信号DD的数值发生改变时，切换网络110内即发生切换作用。对于高速应用，输出节点101的电压必须快速改变，以回应数字信号DD的数值的改变。为了致使输出节点101的电压快速改变，以回应数字信号DD的数值从高至低(低至高)的改变，必须通过PMOS(NMOS)晶体管111(112)从(至)高(低)参考电压VRH(VRL)提供一个大的供出(汲取)电流IH(IL)。尽管不是明显地公开于图1中，高参考电压VRH以及低参考电压VRL是来自个别的参考电压产生电路。为了允许大的供出或汲取电流，个别的参考电压产生电路必须具有高驱动能力，如本技术领域技术人员所熟悉。

故，本发明提出一种降低参考电压产生电路的驱动能力的需求的高速DAC电路。

技术实现要素：

在本发明的一具体实施例中，提出一种电路，包括：电容器，耦接第一电路节点至第二电路节点；第一切换网络，用以根据逻辑信号的数值耦接第二电路节点至第一参考电压或第二参考电压；以及第二切换网络，用以在逻辑信号经历转换时，耦接第二电路节点至第三参考电压，并且在逻辑信号完成某转换时，第三参考电压得以脱耦于第二电路节点。在一具体实施例中，第一参考电压是高于第二参考电压，但不高于第三参考电压，而且该转换为高至低转换。在另一具体实施例中，第二参考电压是低于第一参考电压，但不低于第三参考电压，而且该转换为低至高转换。

在一具体实施例中，第二切换网络包括串式网络，包括第一型第一金属氧化物半导体(MOS)晶体管以及第二型第二MOS晶体管的串式连接，其中第一型第一MOS晶体管是受控于逻辑信号，并且用以在逻辑信号是处于第一状态时，耦接第三参考电压至第三电路节点，而且第二型第二MOS晶体管是受控于一实质上固定的电压，并且用以在该实质上固定的电压与第二电路节点的电压之间的差异大于第二型第二MOS晶体管的临界电压时，耦接第三电路节点至第二电路节点。

在一具体实施例中，提出一种电路，包括：电容器，耦接第一电路节点至第二电路节点；第一切换网络，用以根据逻辑信号的数值耦接第二电路节点至第一参考电压或第二参考电压；以及第二切换网络，用以在逻辑信号经历某转换时，耦接第二电路节点至第三参考电压，并且在逻辑信号完成该转换时，第三参考电压得以脱耦于第二电路节点，其中第二切换网络包括受控于逻辑信号的切换装置以及于逻辑信号完成转换时自动关闭的阀门装置的串式连接。在一具体实施例中，切换装置包括第一型第一金属氧化物半导体(MOS)晶体管，其受控于逻辑信号，并且在逻辑信号是处于使能状态时，耦接第三参考电压至第三电路节点，而且阀门装置包括第二型第二MOS晶体管，其受控于一实质上固定的电压，并且在此实质上固定电压与第二电路节点的电压之间的差异大于第二型第二MOS晶体管的临界电压时，耦接第三电路节点至第二电路节点。

在一具体实施例中，提出一种方法，包括：采用电容器，耦接第一电路节点至第二电路节点；采用第一切换网络，用以根据逻辑信号的数值耦接第二电路节点至第一参考电压或第二参考电压；以及采用第二切换网络，用以在逻辑信号经历某转换时，暂时耦接第二电路节点至第三参考电压，并且在转换完成时，第三参考电压得以脱耦于第二电路节点。在一具体实施例中，第一参考电压是高于第二参考电压，但不高于第三参考电压，而且该转换为高至低转换。在另一具体实施例中，第二参考电压低于第一参考电压，但不低于第三参考电压，而且该转换为低至高转换。在一具体实施例中，第二切换网络包括串式网络，包括第一型第一MOS晶体管以及第二型第二MOS晶体管的串式连接。在一具体实施例中，第一型第一MOS晶体管是受控于逻辑信号，并且用以在逻辑信号是处于第一状态时，耦接第三参考电压至第三电路节点，而且第二型第二MOS晶体管是受控于实质固定电压，并且用以在实质固定电压与第二电路节点的电压之间的差异大于第二型第二MOS晶体管的临界电压时，耦接第三电路节点至第二电路节点。

附图说明

图1绘示本发明现有技术的电容式DAC(数字至模拟转换器)电路示意图。

图2绘示本发明一具体实施例的电容式DAC(数字至模拟转换器)电路示意图。

图3绘示图1的现有技术以及图2的DAC之间的比较模拟结果。

图4绘示本发明一具体实施例的方法的流程图。

附图标记说明：

100：模拟至数字转换器

101：输出节点

110：切换网络

111：PMOS晶体管

112：NMOS晶体管

113：输入节点

120：电容器

121：第一端

122：第二端

200：模拟至数字转换器

201：第一电路节点

202：第二电路节点

210：第一切换网络

211：第一PMOS晶体管

212：第一NMOS晶体管

220：第二切换网络

221：第二PMOS晶体管

222：第二NMOS晶体管

223：第三PMOS晶体管

224：第三NMOS晶体管

225、226：电路节点

230：电容器

231：第一端

233：第二端

301、302：曲线

400：方法

401～404：流程步骤

DD：数字信号

DS：数字信号

VRH：高参考电压

VRL：低参考电压

VDD：电源供应器电压

VSS：接地电压

VR1：第一参考电压

VR2：第二参考电压

VR3：第三参考电压

VR4：第四参考电压

IH：供出电流

IL：汲取电流

I1：第一电流

I2：第二电流

I3：第三电流

I4：第四电流

具体实施方式

本发明涉及模拟至数字转换。尽管本说明书描述各种例示性实施例以作为实施本发明的较佳方式，必须了解本发明概念可能以许多不同形式来体现，且不应解释为限于本说明书中所阐述的例示性实施例。确切而言，提供此等例示性实施例使得本发明将为详尽且完整，且将向本领域技术人员充分传达本发明概念的范畴。

在本发明中，「VDD」代表电源供应器电压，而且「VSS」代表接地电压；两种表示法均被广泛使用且为本领域技术人员所知悉。

图2绘示本发明一具体实施例的电容式DAC(数字至模拟转换器)200示意图。DAC 200包括：电容器230，其第一端231耦接第一电路节点201以及第二端233耦接第二电路节点202；第一切换网络210，用以根据数字信号DS的数值耦接第二电路节点202至第一参考电压VR1或第二参考电压VR2；以及第二切换网络220，用以根据数字信号DS的数值以及第二电路节点202的电压的状态，有条件地耦接第二电路节点202至第三参考电压VR3或至第四参考电压VR4。第一切换网络210包括第一PMOS晶体管211以及第一NMOS晶体管212。第二切换网络220包括第二PMOS晶体管221、第二NMOS晶体管222、第三PMOS晶体管223、以及第三NMOS晶体管224。在此，第一参考电压VR1高于第二参考电压VR2，但不高于第三参考电压VR3，而第二参考电压VR2低于第一参考电压VR1，但不低于第四参考电压VR4。本技术领域技术人员将明了图2的DAC 200是相同于图1的DAC 100，除了图2的DAC 200具有第二切换网络220。为了区别，图1的高参考电压VRH、低参考电压VRL、以及数字信号DD是分别由图2的第一参考电压VR1、第二参考电压VR2、以及数字信号DS所取代。图2的第一切换网络210是相同于图1的切换网络110，因此不予赘述。

为了区别，图1的供出电流IH以及汲取电流IL是分别由第一电流I1以及第二电流I2所取代。在数字信号DS的数值发生高至低(低至高)的改变时，发生了切换作用，使得第一(第二)电流I1(I2)通过第一PMOS(NMOS)晶体管211(212)从VR1涌出而流至第二电路节点202(从第二电路节点202涌出而由VR2所汲取)，以改变第二电路节点202的电压以及第一电路节点201的电压。图2的第二切换网络220是用来提升切换速度。在发生数字信号DS的数值的高至低(低至高)改变时，第三(第四)电流I3(I4)通过第二(第三)PMOS晶体管221(223)以及第二(第三)NMOS晶体管222(224)，从VR3涌出而流至第二电路节点202(从第二电路节点202涌出而由VR4所汲取)。在一具体实施例中，第三参考电压VR3高于第一参考电压VR1，使得第三电流I3大于第一电流I1。(亦即，较高电压可以流出较大电流，如本技术领域技术人员所知晓者，因此在此不予赘述。)在一具体实施例中，第四电压VR4是低于第二参考电压VR2，因此，第四电流I4大于第二电流I2。(再一次地，较低电压可以汲取较大电流，如本技术领域技术人员所知晓者，因此在此不予赘述。)

然而，第二切换网络220的效果为暂时的。通过设计，第二NMOS晶体管222的临界电压的强度大于电源供应器电压VDD以及第一参考电压VR1之间的差异，而且第三PMOS晶体管223的临界电压的强度大于第二参考电压VR2以及接地电压VSS之间的差异。在数字信号DS的数值的高至低(低至高)改变后，第二电路节点202的电压将会上升(下降)并且接近第一(第二)参考电压VR1(VR2)。在某时刻，第二电路节点202的电压将会上升(下降)得太高(低)，使得第二(第三)NMOS(PMOS)晶体管222(223)的栅极对源极电压的强度小于第二(第三)NMOS(PMOS)晶体管222(223)的临界电压，因而使第二(第三)NMOS(PMOS)晶体管222(223)截止，于是造成第三(第四)电流I3(I4)被截止。换言之，第二切换网络220只有在为数字信号DS的数值改变之后的一段有限时间的内会有效用，却不会影响DAC 200的最终结果。亦即，图2的DAC 200在功能上等效于图1的DAC 100，但由于可使用第二切换网络220加速转换而具有较快的速度。

第二PMOS晶体管221以及第二NMOS晶体管222形成第一串式网络，用以加速第二电路节点202的电压的低至高转换，而第三NMOS晶体管224以及第三PMOS晶体管223形成第二串式网络，用以加速第二电路节点202的电压的高至低转换。第一串式网络以及第二串式网络具有不同的目的。当欲加速第二电路节点202的电压的低至高转换时，可以使用第一串式网络，尤其在第三参考电压VR3高于第一参考电压VR1时，特别有效。当欲加速第二电路节点202的电压的高至低转换时，可以使用第二串式网络，尤其在第四参考电压VR4低于第二参考电压VR2时，特别有效。如果不需要加速第二电路节点202的电压的低至高转换，第一串式网络可被移除。如果不需要加速第二电路节点202的电压的高至低转换，第二串式网络可被移除。

在第一参考电压VR1相同于电源供应器电压VDD的特殊情形下，第二PMOS晶体管221以及第二NMOS晶体管222所构成的第一串式网络并不是很有效用，因此可以将其移除。在第二参考电压VR2相同于接地电压VSS的特殊情形下，第三PMOS晶体管223以及第三NMOS晶体管224所构成的第二串式网络并不是很有效用，因此可以将其移除。

第二NMOS晶体管222以及第三PMOS晶体管223的功用皆如「阀门」。当第二电路节点202的电压为低时，第二NMOS晶体管222允许第三电流I3从电路节点225流至第二电路节点202，但其在第二电路节点202的电压上升太高时会自行关闭，故其功用有如阀门一般。同理，当电路节点202的电压为高时，第三PMOS晶体管223允许第四电流I4从第二电路节点202流至电路节点226，但其在第二电路节点202的电压下降太低时会自行关闭，故其功用有如阀门一般。

以下是举例但非限制：VDD为1.05V；VR1为0.8V；VR3为1.05V；VSS为0V；VR2为0V；VR4为0V；第三PMOS晶体管223以及第三NMOS晶体管224并未使用(因为VR2相同于VR4，因而第三PMOS晶体管223以及第三NMOS晶体管224并不是很有效用，如前所述)；第一PMOS晶体管211以及第二PMOS晶体管221的宽/长皆为9.6μm/30nm；第一NMOS晶体管212以及第二NMOS晶体管222的宽/长皆为8μm/30nm；电容器230为400fF；第一电路节点201的电容式负载(图2中未绘示，但为本技术领域技术人员所知悉)为400fF；以及VR1为具有500欧姆的输出电阻的参考电压产生电路所提供。为了比较，请参阅图1：VRH为0.8V；VRL为0V；PMOS晶体管111的宽/长为19.2μm/30nm；NMOS晶体管112的宽/长为16μm/30nm；电容器120为400fF；输出节点101的电容式负载(图1中未绘示，但为本技术领域技术人员所知悉)为400fF；以及VRH为具有500欧姆的输出电阻的参考电压产生电路所提供。请注意，PMOS晶体管111以及NMOS晶体管112为了公平比较而加倍，使得图2的DAC 200以及图1的DAC 100具有同的PMOS晶体管总尺寸。

模拟结果为显示于图3。图中，有两条曲线301以及302。曲线301为图1的输出节点101的电压，而曲线302为图1的第一电路节点201的电压，两个皆回应了个别数字信号(即，图1的数字信号DD以及图1的数字信号DS)的高至低的改变。明显地，图2的DAC 200较图1的DAC 100快了许多。

图2的DAC 200为单位元DAC。本技术领域技术人员将明了，多位元DAC可以通过使用多个单位元DAC的组合而构成。因此，本发明的多位元DAC的具体实施例并不需要分开而外显地呈现。

图4绘示本发明一具体实施例的方法400的流程图。方法400包括：耦接电容器的第一端至第一电路节点(步骤401)；耦接电容器的第二端至第二电路节点(步骤402)；根据逻辑信号并且通过第一切换网络，耦接第二电路节点至第一参考电压或第二参考电压(步骤403)；以及根据逻辑信号的转换并且通过第二切换网络，耦接第二电路节点至第三参考电压(步骤404)。

本发明在上文中已以较佳实施例公开，然本领域技术人员应理解的是，该实施例仅用于描绘本发明，而不应解读为限制本发明权利要求的范围。应注意的是，举凡与该实施例等效的变化与置换，均应设为涵盖于本发明权利要求的范畴内。