时钟数据恢复电路、包括其的集成电路和时钟数据恢复方法与流程

相关申请的交叉引用本申请要求2016年2月15日提交给韩国知识产权局的申请号为10-2016-0017027的韩国专利申请的优先权，通过引用其整体合并于此。示例性实施例涉及一种半导体设计技术，且更具体而言，涉及一种时钟数据恢复(cdr)电路。
背景技术：
：一般而言，经由少量的数据总线执行串行数据通信的系统使用时钟数据恢复方法。时钟数据恢复方法从串行数据产生要成为参考的时钟信号，并使用产生的时钟信号作为选通信号来接收数据。因此，一般地，发送器可以发送具有与时钟信号相关的信息的数据，且接收器中可以包括时钟数据恢复(cdr)电路，其用于从数据产生时钟信号，且与产生的时钟信号同步地接收从发送器发送来的数据。通常，为了最小化因噪声或抖动造成的信号失真和增大数据的有效窗口，接收器的cdr电路将从输入的时钟信号数据产生的时钟信号的相位与输入数据的转变时间相比较，并调节时钟信号的相位。图1是说明现有的cdr电路10的框图。参见图1，cdr电路10包括采样器12、相位检测器14、数字环路滤波器(dlf)16和相位旋转器18。采样器12使用从相位旋转器18提供的多相位时钟r_clk<0:15>来对输入数据din采样，并输出相位移位信息。另外，采样器12根据多相位时钟r_clk<0:15>对输入数据din采样，并产生输出数据dout。相位检测器14接收从采样器12输出的相位移位信息，并输出与发生数据转变的时段相对应的上/下信号up/dn。dlf16可以用滤波电路来实现，且接收从相位检测器14输出的上/下信号up/dn，并且输出用于控制相位旋转器18的操作的控制码ctrl<0:m>。相位旋转器18从诸如锁相环(pll)的时钟发生器(未示出)接收时钟clk<0:15>，产生多相位时钟r_clk<0:15>，以及响应于从dlf16输出的控制码ctrl<0:m>来调节多相位时钟r_clk<0:15>的相位。如上所述，cdr电路10接收输入数据din，并使用多相位时钟r_clk<0:15>(具有根据输入数据din的相位来调节的相位)将输出数据dout输出。在cdr电路10中，dlf16执行数字滤波所需要的若干周期的延迟时间被称为环路时延(looplatency)。由于这种环路时延，极限环(limit-cycle)现象(即，最速误差(bang-bangerror))加重，且cdr电路10的抖动相应地增加。在dlf16中，为了减少极限环现象，只有当收集到若干上/下信号up/dn且它们的数量变成预定的数量或更多时，才提供控制码ctrl<0:m>到相位旋转器18。换言之，dlf16对上/下信号up/dn进行计数，且只有在发生下溢或上溢时才提供控制码ctrl<0:m>。之后，dlf16将设置在dlf中的计数器初始化，然后对下一上/下信号up/dn计数。然而，在设置于dlf16中的计数器已被初始化的状态下，当cdr电路10的多相位时钟r_clk<0:15>的相位由于从输入数据din产生的噪声或从相位旋转器18本身产生的随机噪声而波动时，要消耗许多个周期来恢复相位，因而需要许多操作时间。技术实现要素：各个实施例针对一种时钟数据恢复(cdr)电路、包括它的集成电路和cdr方法，在出现噪声时，所述cdr电路能利用下阈值和上阈值将设置在数字环路滤波器中的计数器初始化，来快速恢复到其原始状态。此外，各个实施例针对一种cdr电路、包括其的集成电路和cdr方法，尽管使用具有与现有电路的深度的1/2深度的计数器，但是所述cdr电路仍能实现与现有电路相同的cdr带宽(bw)。在一个实施例中，一种时钟数据恢复电路可以包括：相位比较单元，适用于将输入数据与多相位时钟的相位相比较，以及适用于产生与比较结果相对应的上/下信号；滤波单元，适用于基于上阈值和下阈值来对上/下信号进行计数，适用于当发生上溢时，将下阈值设置为用于上/下信号的计数的初始值，或者当发生下溢时，将上阈值设置为用于上/下信号的计数的初始值，以及适用于产生与下溢和上溢中的一个相对应的控制码；以及相位旋转单元，适用于响应于从滤波单元输出的控制码来调节多相位时钟的相位。在一个实施例中，一种集成电路可以包括：上/下信号发生单元，适用于将参考信号和反馈信号相比较以及适用于产生包括相位移位信息的上/下信号；下溢/上溢预测单元，适用于基于上/下信号与和信号来预测下溢/上溢，以及适用于产生控制码，以及适用于在发生上溢时，输出用于选择下阈值的选择信号，以及适用于在发生下溢时，输出用于选择上阈值的选择信号；计数单元，适用于基于上阈值和下阈值来对上/下信号进行计数，以及适用于输出和信号，以及适用于在发生下溢或上溢时，响应于选择信号来设置和信号的初始值；以及反馈单元，适用于响应于控制码来产生反馈信号。在一个实施例中，一种时钟数据恢复方法可以包括：将输入数据与多相位时钟的相位进行比较并且产生与比较结果相对应的上/下信号；基于上阈值和下阈值来对上/下信号进行计数并且输出和信号；基于上/下信号与和信号来预测下溢/上溢且产生控制码；以及响应于控制码调节多相位时钟，其中，当发生上溢时，将下阈值设置为和信号的初始值，以及当发生下溢时，将上阈值设置为和信号的初始值。当指示上状态的上/下信号在和信号已经达到上阈值的状态下被输入时，指示发生上溢的控制码可以产生，且下阈值可以被设置为和信号的初始值。当指示下状态的上/下信号在和信号已经达到下阈值的状态下被输入时，指示发生下溢的控制码可以产生，且上阈值可以被设置为和信号的初始值。比较输入数据和多相位时钟的相位以及产生与相位移位信息相对应的上/下信号可以包括：使用多相位时钟来对输入数据进行采样并输出相位移位信息；以及接收相位移位信息并产生与发生数据转变的时段相对应的上/下信号。在一个实施例中，一种时钟数据恢复电路可以包括：数据转变检测单元，适用于接收输入数据，基于多相位时钟来检测输入数据的转变，以及产生指示输入数据的转变的转变信息；数字单元，适用于对转变信息进行计数，以及产生上溢信息和下溢信息中的一个信息，上溢信息指示与转变信息被计数到上阈值相对应的上溢，而下溢信息指示与转变信息被计数到下阈值相对应的下溢；以及相位调节单元，适用于基于上溢信息和下溢信息中的所述一个信息来调节多相位时钟的相位，以用于控制与输入数据相对应的输出数据的时序，其中，数字单元被配置成在发生上溢时，将下阈值设置为用于计数的初始值，以及在发生下溢时，将上阈值设置为用于计数的初始值。附图说明图1是说明常规时钟数据恢复(cdr)电路的框图。图2是说明根据本发明的一个实施例的数字环路滤波器(dlf)的电路图。图3是说明图2所示的数字环路滤波器(dlf)的算法的流程图。图4是说明根据本发明的一个实施例的相位旋转单元的框图。图5a和图5b分别是说明现有的数字环路滤波器(dlf)和根据本发明的一个实施例的本发明的dlf在第一条件下的操作的波形图。图6a和图6b分别是说明现有的dlf和本发明的dlf在第二条件下的操作的波形图。图7a和图7b分别是说明现有的dlf和本发明的dlf在第三条件下的操作的波形图。具体实施方式下文将参照附图更加详细地描述各个实施例。然而，本发明可以用不同的形式来实施且不应理解为限于本文所列的实施例。确切地说，提供这些实施例，使得本公开将彻底且完整，且将会向本领域技术人员完全传达本公开的范围。遍及本公开，在本公开的各个附图和实施例中，相同的附图标记表示相同的部件。图2示出根据本发明的一个实施例的数字环路滤波器(dlf)100。根据图2的实施例，dlf100可以包括计数单元120、下溢/上溢预测单元140以及控制码发生单元160。下溢/上溢预测单元140基于上/下信号up/dn与和信号sum来预测下溢/上溢，并产生指示发生下溢或上溢的环路输出信号dlfout<0:1>。另外，下溢/上溢预测单元140输出用于选择下阈值min和上阈值max中的一个的选择信号sel。例如，当发生上溢时，下溢/上溢预测单元140输出用于选择下阈值min的选择信号sel。此外，例如，当发生下溢时，下溢/上溢预测单元140输出用于选择上阈值max的选择信号sel。更具体而言，当在和信号sum已经达到上阈值max的状态下，指示上状态的上/下信号up/dn被输入时，下溢/上溢预测单元140可以产生指示上溢发生的环路输出信号dlf_out<0:1>并且输出用于选择下阈值min的选择信号sel。此外，当在和信号sum已达到下阈值min的状态下，指示下状态的上/下信号up/dn被输入时，下溢/上溢预测单元140可以产生指示下溢发生的环路输出信号dlf_out<0:1>并且输出用于选择上阈值max的选择信号sel。计数单元120基于上阈值max和下阈值min来对上/下信号up/dn进行计数，并且输出和信号sum。另外，当发生下溢或上溢时，计数单元120响应于选择信号sel来设置和信号sum的初始值。供作参考，上/下信号up/dn可以是从相位检测器(例如，图1的相位检测器14)输出且输入至dlf100的信号。上/下信号up/dn可以包括相位移位信息。更具体地，根据图2的实施例，计数单元120可以包括加法器122、多路复用器124以及多个触发器126_1至126_n。加法器122将上/下信号up/dn与和信号sum相加，并且输出初级和信号p_sum。然后，多路复用器124响应于从下溢/上溢预测单元140输出的选择信号sel来选择并输出初级和信号p_sum、下阈值min和上阈值max中的任意一个。多个触发器126_1至126_n与数字操作时钟clk_dig同步地锁存多路复用器124的输出信号，并输出和信号sum。在图2的实施例中，作为一个例子示出了这样的情况：初级和信号p_sum与和信号sum中的每个都是由八个比特(即，n＝8)构成的信号，且相应地，多个触发器126_1至126_n是八个触发器126_1至126_8。然而，本发明不限于此方式。如上所述，当输入上/下信号up/dn时，计数单元120将上/下信号up/dn和先前计算的初级和信号p_sum相加，并输出和信号sum。当从下溢/上溢预测单元140输入指示上溢发生的选择信号sel时，下阈值min被输出作为和信号sum的初始值。当从下溢/上溢预测单元140输入指示发生下溢的选择信号sel时，上阈值max被输出作为和信号sum的初始值。根据图2的实施例，控制码发生单元160基于环路输出信号dlf_out<0:1>来输出控制码ctrl<0:m>。控制码发生单元160可以包括累加器162、解码器164和输出单元166。累加器162与数字操作时钟clk_dig同步地将环路输出信号dlf_out<0:1>累加和相加。然后，累加器162输出累加信号accm<0:k>。在一个实施例中，累加器162可以与数字操作时钟clk_dig同步地将两比特的环路输出信号dlf_out<0:1>的先前累加值与两比特的环路输出信号dlf_out<0:1>的当前值相加，并产生五比特的累加信号accm<0:5>(即，k＝5)。解码器164将累加信号accm<0:k>解码并产生解码信号dec<0:m>。输出单元166将解码信号dec<0:m>与数字操作时钟clk_dig同步，并输出控制码ctrl<0:m>。图3是说明图2所示的数字环路滤波器(dlf)100的算法的流程图。参见图3，首先，在步骤s100，设置各个信号的初始值。例如，初级和信号p_sum可以设置为“0”，和信号sum可以设置为“0”，上阈值max可以设置为“+2”，且下阈值min可以设置为“-2”。可以根据设计选项来设置上阈值max和下阈值min。供作参考，上/下信号up/dn可以由两比特信号来构成且可以设置如下。【表1】dnup输出值状态000空01+1上10-1下11x-同样地，两比特的环路输出信号dlf_out<0:1>可以设置如下。【表2】dlf_out<1>dlf_out<0>输出值状态000无溢出01+1上溢10-1下溢11x-在步骤s110，计数单元120将上/下信号up/dn与和信号sum相加，并且输出初级和信号p_sum。下溢/上溢预测单元140基于上/下信号up/dn与和信号sum来预测下溢/上溢，并且产生指示下溢或上溢的环路输出信号dlfout<0:1>。就此点而言，在步骤s120，当在和信号sum已经达到上阈值max的状态下，指示上状态(即，“+1”)的上/下信号up/dn被输入时，在步骤s130，下溢/上溢预测单元140产生指示发生上溢(即“+1”)的环路输出信号dlf_out<0:1>，并输出用于选择下阈值min的选择信号sel，以及计数单元120响应于选择信号sel来使和信号sum能够被初始化为下阈值min。另一方面，在步骤s140，当在和信号sum已经达到下阈值min的状态下，指示下状态(即，“-1”)的上/下信号up/dn被输入时，在步骤s150，下溢/上溢预测单元140产生指示发生下溢(即，“-1”)的环路输出信号dlf_out<0:1>，并输出用于选择上阈值max的选择信号sel，以及计数单元120响应于选择信号sel使和信号sum能够被初始化为上阈值max。如果和信号sum不是处于已经达到上阈值max或下阈值min的状态，则在步骤s160，下溢/上溢预测单元140产生指示未发生溢出(即，“0”)的环路输出信号dlf_out<0:1>，并输出用于选择初级和信号p_sum的选择信号sel，以及计数单元120响应于选择信号sel来使初级和信号p_sum被输出为和信号sum。上述操作s110至s160可以持续地重复。控制码发生单元160可以基于从下溢/上溢预测单元140输出的环路输出信号dlf_out<0:1>来输出控制码ctrl<0:m>。现有的dlf基于上阈值max和下阈值min来对上/下信号up/dn计数并输出和信号sum，但是在发生下溢/上溢时，将和信号sum初始化到中心值(即，值“0”)。另一方面，根据图2的实施例的本发明的dlf100基于上阈值max和下阈值min来对上/下信号up/dn计数并且输出和信号sum，但是在发生上溢时还将和信号sum初始化为下阈值min，且在发生下溢时将和信号sum初始化为上阈值max。因此，通过dlf100的内部计数器(即，计数单元120)的下溢/上溢处理算法的改善，操作速度得到改善，且可以减少抖动和比特错误率(ber)。另外，尽管使用具有现有电路的深度的1/2深度的计数器，也可以实现与现有电路相同的cdr带宽(bw)，由此可以减小cdr电路的整体面积。图4是说明根据本发明的一个实施例的相位旋转单元200的框图。参见图4，相位旋转单元200接收时钟clk<0:15>并产生多相位时钟r_clk<0:15>。相位旋转单元200还响应于控制码ctrl<0:m>来控制多相位时钟r_clk<0:15>的相位，使得多相位时钟r_clk<0:15>可以移位到输入数据din的最佳采样位置。根据图4所示的实施例，相位旋转单元200可以包括时钟选择器710和相位插值器730。时钟选择器710响应于控制码ctrl<0:m>的一些比特ctrl<0:k>(k是大于0且小于m的整数)来选择多个输入时钟clk0至clk15之中的两个时钟并且将这两个时钟输出作为第一选中时钟sel_clk0和第二选中时钟sel_clk1。时钟选择器710可以包括第一多路复用器(mux)712和第二mux714。第一mux712响应于比特ctrl<0:k>来选择多个输入时钟clk0至clk7之中的一个时钟，且输出选中的时钟作为第一选中时钟sel_clk0。第二mux714响应于比特ctrl<0:k>来选择多个输入时钟clk8至clk15之中的一个时钟，且输出选中的时钟作为第二选中时钟sel_clk1。相位插值器730将第一选中时钟sel_clk0和第二选中时钟sel_clk1混合，并产生多相位时钟r_clk<0:15>。相位插值器730可以以由控制码ctrl<0:m>的其他比特ctrl<k+1:m>确定的混合比来将第一选中时钟sel_clk0和第二选中时钟sel_clk1混合。多相位时钟r_clk<0:15>可以具有第一选中时钟sel_clk0与第二选中时钟sel_clk1之间的相位，且这种相位可以根据混合比来确定。在下文，将参照图5a至图7b解释参照图1至图4描述的dlf100的操作。图5a和图5b分别是说明现有的dlf和本发明的dlf100在第一条件下的操作的波形图。例如，第一条件可以是指不引入噪声同时环路时延为“0”的条件。在每个附图中，术语“cdr相位”意思是，cdr电路10的多相位时钟r_clk<0:15>的相位(下文称为“cdr”相位)偏离目标锁定点(即，输入数据din的相位)的程度。首先，参见图5a，示出了现有的dlf在第一条件下的操作。在cdr相位滞后目标锁定点的情况下，指示上状态的上/下信号up/dn被输入，该上/下信号up/dn被计数且和信号sum产生。在时刻①，如果在和信号sum已经达到上阈值max的状态下指示上状态的上/下信号up/dn被输入，则指示发生上溢的环路输出信号dlf_out<0:1>产生。因此，和信号sum被初始化为“0”，且cdr相位被调节。在cdr相位领先目标锁定点的情况下，指示下状态的上/下信号up/dn被输入，该上/下信号up/dn被计数且和信号sum产生。在时刻②，如果在和信号sum已经达到下阈值min的状态下指示下状态的上/下信号up/dn被输入时，则指示发生下溢的环路输出信号dlf_out<0:1>产生。因此，和信号sum被初始化为“0”，且cdr相位被调节。参见图5b，示出了根据图2的实施例的dlf100在第一条件下的操作。首先，在cdr相位滞后目标锁定点的情况下，指示上状态的上/下信号up/dn被输入，该上/下信号up/dn被计数且和信号sum产生。在时刻③，如果指示上状态的上/下信号up/dn在和信号sum已达到上阈值max的状态下被输入时，则指示发生上溢的环路输出信号dlf_out<0:1>(即，dlf_out<1>)产生。因此，和信号sum被初始化为下阈值min，且cdr相位被调节。之后，在时刻④，如果指示下状态的上/下信号up/dn在和信号sum已经被初始化为下阈值min的状态下被输入时，则指示发生下溢的环路输出信号dlf_out<0:1>(即dlf_out<0>)产生。因此，和信号sum被初始化为上阈值max，且cdr相位被调节。如上所述，在图5b所示的dlf100的情况下，上/下信号up/dn的重复周期与图5a中所示的现有dlf的重复周期相比较短。因此，即使在cdr相位偏离目标锁定点时，其也能快速恢复到其原始状态。另外，在图5a中所示的现有dlf的情况下，当发生上溢或下溢时，和信号sum被初始化为“0”，由此跟踪重新开始。因此，为了实施具有cdr带宽(bw)为4的计数器，上阈值max和下阈值min应当分别设置为+4/-4。然而，在图5b所示的dlf100的情况下，当发生上溢或下溢时，和信号sum分别被初始化为下阈值min或上阈值max。因此，为了实施具有相同的cdr带宽(bw)为4的计数器，上阈值max和下阈值min可以分别设置为+2/-2。结果，尽管使用具有现有电路的深度的1/2深度的计数器，dlf100也能实现与现有电路相同的cdr带宽bw。图6a和6b分别是说明在第二条件下，现有的dlf的操作和本发明的dlf100的操作的波形图。供作参考，第二条件可以是指不引入噪声同时环路时延为“1”的条件。在图6a和图6b中，示出了环路输出信号dlf_out<0:1>已经通过环路时延“1”而被输出后的一个周期之后，cdr相位被调节的情况。首先，参见图6a，示出了现有的dlf在第二条件下的操作。在cdr相位滞后目标锁定点的情况下，指示上状态的上/下信号up/dn被输入，该上/下信号up/dn被计数且和信号sum产生。在时刻①，如果在和信号sum已经达到上阈值max的状态下指示上状态的上/下信号up/dn被输入时，指示发生上溢的环路输出信号dlf_out<0:1>产生，由此和信号sum被初始化为“0”。在环路输出信号dlf_out<0:1>已经通过环路时延“1”而被输出后的一个周期之后，cdr相位被调节。随后，在cdr相位领先目标锁定点的情况下，指示下状态的上/下信号up/dn被输入，该上/下信号up/dn被计数且和信号sum产生。在时刻②，如果指示下状态的上/下信号up/dn在和信号sum已经达到下阈值min的状态下被输入时，则指示发生下溢的环路输出信号dlf_out<0:1>产生，由此和信号sum被初始化为“0”。在环路输出信号dlf_out<0:1>已经通过环路时延“1”而被输出后的一个周期之后，cdr相位被调节。参见图6b，示出了根据图2的实施例的本发明的dlf100在第二条件下的操作。首先，在cdr相位滞后目标锁定点的情况下，指示上状态的上/下信号up/dn被输入，该上/下信号up/dn被计数且和信号sum产生。在时刻③，如果指示上状态的上/下信号up/dn在和信号sum已经达到上阈值max的状态下被输入时，则指示发生上溢的环路输出信号dlf_out<0:1>产生，由此和信号sum被初始化为下阈值min。在环路输出信号dlf_out<0:1>已经通过环路时延“1”而被输出后的一个周期之后，cdr相位被调节。在时刻④，如果指示下状态的上/下信号up/dn在和信号sum已经达到下阈值min的状态下被输入，则指示发生下溢的环路输出信号dlf_out<0:1>产生，由此和信号sum被初始化为上阈值max。在环路输出信号dlf_out<0:1>已经通过环路时延“1”而被输出后的一个周期之后，cdr相位被调节。如上所述，在图6b所示的dlf100的情况下，尽管在存在环路时延的条件下，但是相比于图6a中所示的现有dlf，上/下信号up/dn的重复周期短。因此，即使在cdr相位偏离目标锁定点时，其也能快速地恢复到其原始状态。另外，相比于图6a中所示的现有dlf，尽管在存在环路时延的条件下且尽管使用具有现有dlf的深度的一半深度的计数器，图6b中所示的dlf100仍能实现与现有电路相同的cdr带宽bw。图7a和图7b分别是说明在第三条件下，现有的dlf的操作和本发明的dlf100的操作的波形图。例如，第三条件可以指引入噪声同时环路时延为“1”的条件。在图7a和图7b中，示出了这样的情况：在环路输出信号dlf_out<0:1>已经通过环路时延“1”而被输出后的一个周期之后，cdr相位被调节，且其中，相比于通常的情况，cdr相位还因为噪声而进一步偏离目标锁定点。首先，参见图7a，示出了现有的dlf在第三条件下的操作。在cdr相位滞后目标锁定点的情况下，指示上状态的上/下信号up/dn被输入，该上/下信号up/dn被计数且和信号sum产生。在时刻①，如果指示上状态的上/下信号up/dn在和信号sum已经达到上阈值max的状态下被输入，则指示发生上溢的环路输出信号dlf_out<0:1>产生，由此和信号sum被初始化为“0”。在环路输出信号dlf_out<0:1>已经通过环路时延“1”而被输出后的一个周期之后，cdr相位被调节。随后，在cdr相位领先目标锁定点的情况下，指示下状态的上/下信号up/dn被输入，该上/下信号up/dn被计数且和信号sum产生。在这种情况下，如果相比于通常的情况，cdr相位因为噪声而进一步偏离目标锁定点，则恢复cdr相位到目标锁定点所花费的时间增加。即，在时刻②，如果指示下状态的上/下信号up/dn在和信号sum已经达到下阈值min的状态下被输入，则发生下溢，由此和信号sum被初始化为“0”，且在一个周期之后，cdr相位被调节。之后，在时刻②’，再次发生下溢，使得和信号sum被初始化为“0”，且在一个周期之后，cdr相位被调节。参见图7b，示出了根据本发明的一个实施例的本发明的dlf100在第三条件下的操作。在cdr相位滞后目标锁定点的情况下，指示上状态的上/下信号up/dn被输入，该上/下信号up/dn被计数，且和信号sum产生。在时刻③，如果指示上状态的上/下信号up/dn在和信号sum已经达到上阈值max的状态下被输入，则指示发生上溢的环路输出信号dlf_out<0:1>产生，由此和信号sum被初始化为下阈值min。在环路输出信号dlf_out<0:1>已经通过环路时延“1”而被输出后的一个周期之后，cdr相位被调节。随后，在cdr相位领先目标锁定点的情况下，指示下状态的上/下信号up/dn被输入，该上/下信号up/dn被计数且和信号sum产生。在这种情况下，如果相比于通常的情况，cdr相位因为噪声而进一步偏离目标锁定点，则恢复cdr相位到目标锁定点所花费的时间增加。即，在时刻④，如果指示下状态的上/下信号up/dn在和信号sum已经达到下阈值min的状态下被输入，则下溢发生，由此和信号sum被初始化为上阈值max，且在一个周期之后，cdr相位被调节。之后，在时刻④’，再次发生下溢，使得和信号sum被初始化到上阈值max，且在一个周期之后，cdr相位被调节。如上所述，在图7b中所示的dlf100的情况下，尽管在引入噪声同时存在环路时延的条件下，但相比于图7a中所示的现有dlf，上/下信号up/dn的重复周期短。因此，即使在cdr相位偏离目标锁定点时，其仍能快速恢复到其原始状态。因此，操作速度得到改善，且抖动和比特错误率(ber)可以减少。另外，相比于图7a中所示的现有dlf，尽管在引入噪声同时存在环路时延的条件下，且尽管使用具有现有dlf的深度的1/2深度的计数器，但是图7b中所示的dlf100仍能实现与现有电路相同的cdr带宽bw。因此，存在促进减小cdr电路的整体面积的效果。如上所述，根据描述的实施例，提供具有改善的操作速度、减少的抖动和比特错误率(ber)的cdr电路。cdr电路尤其包括改善的dlf，所述改善的dlf具有采用改善的下溢/上溢处理算法的计数器。另外，尽管使用具有现有电路的深度的一半(1/2)深度的计数器，但是cdr电路能实现与现有电路相同的cdr宽度(bw)，因而促进cdr电路的整体面积的减小。我们注意到，在一些情况下，对于本发明所属的相关
技术领域：
人员而言明显的是，除非另外明确指示，否则描述的一个实施例的特征或元件可以单独使用或与另一个实施例的其它特征或元件组合使用。尽管已经出于说明的目的描述了各个实施例，但是对于本领域人员而言将明显的是，可以在不脱离所附权利要求所限定的本公开的精神和范围的情况下，做出各种变化和修改。当前第1页12