相位侦测器的制作方法

本发明关于一种相位侦测器(Phase Detector)，特别是关于一种适用于时脉数据恢复电路(Clock Data Recovery Circuit，CDR Circuit)的相位侦测器。

背景技术：

制定各种通信协定(Protocol)的目的在于将一系列信息(数据)由一处转移至另一处。串行数据通信(Serial Data Communication)常用于高速数据传输。在接收端(Receiver End)处，所传输的数据必须在未失真的情况下，伴随着时间信息(Timing Information)一起被接收。前述过程被称为时脉与数据恢复(Clock and Data Recovery)。

然而，传统的时脉数据恢复电路(Clock Data Recovery Circuit，CDR Circuit)通常面临下列问题。首先，时脉数据恢复电路的电荷泵(Charge Pump)常有不稳定的输出电位，例如：三角波形的输出电位，此造成恢复的时脉会产生更多抖动(Jitter)。其次，所恢复的时脉常因为时脉数据恢复电路中的主要D型触发器(D flip-flop)所产生的非理想的时脉端至输出端延迟(Clock-to-output Delay)而变得不够准确。有鉴于此，实有必要设计一种全新的解决方案，以克服现有技术所面临的问题。

技术实现要素：

在较佳实施例中，本发明提供一种相位侦测器，适用于一时脉数据恢复电路，该时脉数据恢复电路根据一数据信号来产生一时脉信号，而该相位侦测器包括：一时脉延迟电路，延迟该时脉信号，以产生一第一延迟时脉信号，其中该时脉延迟电路的一延迟时间根据一第一控制信号和一第二控制信号进行调整；一数据延迟电路，延迟该数据信号，以产生一第一延迟数据信号，其中该数据延迟电路的一延迟时间根据该第一控制信号和该第二控制信号进行调整；一第一控制电路，根据该时脉信号和该第一延迟时脉信号来产生该第一控制信号和该第二控制信号；一主要D型触发器，根据该数据信号和该时脉信号来产生一暂存器信号；以及一逻辑电路，根据该数据信号、该第一延迟数据信号以及该暂存器信号来产生一上控制信号和一下控制信号，以控制该时脉数据恢复电路的一电荷泵。

在一些实施例中，该主要D型触发器具有一数据端、一时脉端以及一输出端，其中该主要D型触发器的该数据端用于接收该数据信号，该主要D型触发器的该时脉端用于接收该时脉信号，而该主要D型触发器的该输出端用于输出该暂存器信号。

在一些实施例中，该时脉延迟电路和该数据延迟电路各自包括一半位时间延迟电路，其中该半位时间延迟电路包括多个延迟单元，其中该多个延迟单元串联于一半位时间延迟输入端和一半位时间延迟输出端之间以产生延迟，其中每一延迟单元的一延迟时间根据该第一控制信号和该第二控制信号进行调整，其中对于该时脉延迟电路的该半位时间延迟电路而言，该半位时间延迟输入端用于接收该时脉信号，且该半位时间延迟输出端用于产生该第一延迟时脉信号，而对于该数据延迟电路的该半位时间延迟电路而言，该半位时间延迟输入端用于接收该数据信号，且该半位时间延迟输出端用于产生该第一延迟数据信号。

在一些实施例中，每一延迟单元包括：一第一P型晶体管，具有一控制端、一第一端以及一第二端，其中该第一P型晶体管的该第一端耦接至一供应电位，而该第一P型晶体管的该第二端耦接至一第一节点；一第二P型晶体管，具有一控制端、一第一端以及一第二端，其中该第二P型晶体管的该第一端耦接至该第一节点，而该第二P型晶体管的该第二端耦接至一第二节点；一第一N型晶体管，具有一控制端、一第一端以及一第二端，其中该第一N型晶体管的该第一端耦接至一第三节点，而该第一N型晶体管的该第二端耦接至该第二节点；一第二N型晶体管，具有一控制端、一第一端以及一第二端，其中该第二N型晶体管的该第一端耦接至一接地电位，而该第二N型晶体管的该第二端耦接至该第三节点；以及一第一反相器，具有一输入端和一输出端，其中该第一反相器的该输入端耦接至该第二节点，而该第一反相器的该输出端耦接至一延迟单元输出节点；其中该第一P型晶体管和该第二P型晶体管中的一者的该控制端耦接至一延迟单元输入节点，而该第一P型晶体管和该第二P型晶体管的另一者的该控制端用于接收该第一控制信号；其中该第一N型晶体管和该第二N型晶体管中的一者的该控制端耦接至该延迟单元输入节点，而该第一N型晶体管和该第二N型晶体管的另一者的该控制端用于接收该第二控制信号。

在一些实施例中，该第一控制电路还包括一第一调整器，而该第一调整器包括：一第一或门，具有一第一输入端、一第二输入端以及一输出端，其中该第一或门的该第一输入端用于接收该时脉信号，该第一或门的该第二输入端用于接收该第一延迟时脉信号，而该第一或门的该输出端于一第四节点处输出一第一门控信号；一第三P型晶体管，具有一控制端、一第一端以及一第二端，其中该第三P型晶体管的该控制端耦接至一第五节点，该第三P型晶体管的该第一端耦接至一供应电位，而该第三P型晶体管的该第二端耦接至该第五节点；一第一电流沉，从该第五节点处汲取一第一电流；一第四P型晶体管，具有一控制端、一第一端以及一第二端，其中该第四P型晶体管的该控制端耦接至该第五节点，该第四P型晶体管的该第一端耦接至该供应电位，而该第四P型晶体管的该第二端耦接至一第六节点；一第五P型晶体管，具有一控制端、一第一端以及一第二端，其中该第五P型晶体管的该控制端耦接至该第四节点，该第五P型晶体管的该第一端耦接至该第六节点，而该第五P型晶体管的该第二端耦接至一第一控制节点；一第一电容器，耦接于该第一控制节点和一接地电位之间，其中该第一控制节点用于输出该第一控制信号；以及一第一切换器，耦接于该第一控制节点和该接地电位之间，其中该第一切换器根据一切换控制信号来选择性地导通或不导通。

在一些实施例中，该第一控制电路还包括一第二调整器，而该第二调整器包括：一第一与门，具有一第一输入端、一第二输入端以及一输出端，其中该第一与门的该第一输入端用于接收该时脉信号，该第一与门的该第二输入端用于接收该第一延迟时脉信号，而该第一与门的该输出端于一第七节点处输出一第二门控信号；一第三N型晶体管，具有一控制端、一第一端以及一第二端，其中该第三N型晶体管的该控制端耦接至一第八节点，该第三N型晶体管的该第一端耦接至一接地电位，而该第三N型晶体管的该第二端耦接至该第八节点；一第一电流源，供应一第二电流至该第八节点；一第四N型晶体管，具有一控制端、一第一端以及一第二端，其中该第四N型晶体管的该控制端耦接至该第八节点，该第四N型晶体管的该第一端耦接至该接地电位，而该第四N型晶体管的该第二端耦接至一第九节点；一第五N型晶体管，具有一控制端、一第一端以及一第二端，其中该第五N型晶体管的该控制端耦接至该第七节点，该第五N型晶体管的该第一端耦接至该第九节点，而该第五N型晶体管的该第二端耦接至一第二控制节点；一第二电容器，耦接于该第二控制节点和该接地电位之间，其中该第二控制节点用于输出该第二控制信号；以及一第二切换器，耦接于一供应电位和该第二控制节点之间，其中该第二切换器根据一切换控制信号来选择性地导通或不导通。

在一些实施例中，该第一控制电路还包括一功率节省电路，而该功率节省电路包括：一第六P型晶体管，具有一控制端、一第一端以及一第二端，其中该第六P型晶体管的该控制端用于接收一第二节电信号，该第六P型晶体管的该第一端耦接至该供应电位，而该第六P型晶体管的该第二端耦接至该第五节点，其中在一既定时间之后，该第二节电信号将输出为低逻辑电平，以同时关断该第三P型晶体管和该第四P型晶体管。

在一些实施例中，该第一控制电路还包括一功率节省电路，而该功率节省电路包括：一第六N型晶体管，具有一控制端、一第一端以及一第二端，其中该第六N型晶体管的该控制端用于接收一第一节电信号，该第六N型晶体管的该第一端耦接至该接地电位，而该第六N型晶体管的该第二端耦接至该第八节点，其中在一既定时间之后，该第一节电信号将输出为高逻辑电平，以同时关断该第三N型晶体管和该第四N型晶体管。

在一些实施例中，该逻辑电路包括一上控制组合电路，而该上控制组合电路包括：一第二与门，具有一第一输入端、一第二输入端、一第三输入端以及一输出端，其中该第二与门的该第一输入端用于接收该数据信号，该第二与门的该第二输入端用于接收该第一延迟数据信号，该第二与门的该第三输入端用于接收一反相暂存器信号，而该反相暂存器信号与该暂存器信号具有互补的逻辑电平；一第三与门，具有一第一输入端、一第二输入端、一第三输入端以及一输出端，其中该第三与门的该第一输入端用于接收一反相数据信号，该第三与门的该第二输入端用于接收一反相第一延迟数据信号，该第三与门的该第三输入端用于接收该暂存器信号，该反相数据信号与该数据信号具有互补的逻辑电平，而该反相第一延迟数据信号与该第一延迟数据信号具有互补的逻辑电平；以及一第二或门，具有一第一输入端、一第二输入端以及一输出端，其中该第二或门的该第一输入端耦接至该第二与门的该输出端，该第二或门的该第二输入端耦接至该第三与门的该输出端，而该第二或门的该输出端用于输出该上控制信号。

在一些实施例中，该逻辑电路包括一下控制组合电路，而该下控制组合电路包括：一第四与门，具有一第一输入端、一第二输入端、一第三输入端以及一输出端，其中该第四与门的该第一输入端用于接收该数据信号，该第四与门的该第二输入端用于接收一反相第一延迟数据信号，该第四与门的该第三输入端用于接收该暂存器信号，而该反相第一延迟数据信号与该第一延迟数据信号具有互补的逻辑电平；一第五与门，具有一第一输入端、一第二输入端、一第三输入端以及一输出端，其中该第五与门的该第一输入端用于接收一反相数据信号，该第五与门的该第二输入端用于接收该第一延迟数据信号，该第五与门的该第三输入端用于接收一反相暂存器信号，该反相数据信号与该数据信号具有互补的逻辑电平，而该反相暂存器信号与该暂存器信号具有互补的逻辑电平；以及一第三或门，具有一第一输入端、一第二输入端以及一输出端，其中该第三或门的该第一输入端耦接至该第四与门的该输出端，该第三或门的该第二输入端耦接至该第五与门的该输出端，而该第三或门的该输出端用于输出该下控制信号。

在一些实施例中，该相位侦测器还包括：一时脉调整电路，延迟该第一延迟时脉信号，以产生一第二延迟时脉信号，其中该时脉调整电路的一延迟时间根据一第三控制信号和一第四控制信号进行调整；一数据调整电路，延迟该第一延迟数据信号，以产生一第二延迟数据信号，其中该数据调整电路的一延迟时间根据该第三控制信号和该第四控制信号进行调整；以及一第二控制电路，根据该第一延迟时脉信号和该第二延迟时脉信号来产生该第三控制信号和该第四控制信号；其中该逻辑电路还根据该第二延迟数据信号来产生该上控制信号和该下控制信号。

在一些实施例中，该时脉调整电路和该数据调整电路各自包括一延迟补偿电路，而该延迟补偿电路包括：一补偿延迟单元，延迟一补偿输入信号，以产生一补偿输出信号；其中该补偿延迟单元的一延迟时间根据该第三控制信号和该第四控制信号进行调整；其中对于该时脉调整电路的该延迟补偿电路而言，该补偿输入信号为该第一延迟时脉信号，且该补偿输出信号为该第二延迟时脉信号，而对于该数据调整电路的该延迟补偿电路而言，该补偿输入信号为该第一延迟数据信号，且该补偿输出信号为该第二延迟数据信号。

在一些实施例中，该补偿延迟单元包括：一第七P型晶体管，具有一控制端、一第一端以及一第二端，其中该第七P型晶体管的该第一端耦接至一供应电位，而该第七P型晶体管的该第二端耦接至一第十节点；一第八P型晶体管，具有一控制端、一第一端以及一第二端，其中该第八P型晶体管的该第一端耦接至该第十节点，而该第八P型晶体管的该第二端耦接至一第十一节点；一第七N型晶体管，具有一控制端、一第一端以及一第二端，其中该第七N型晶体管的该第一端耦接至一第十二节点，而该第七N型晶体管的该第二端耦接至该第十一节点；一第八N型晶体管，具有一控制端、一第一端以及一第二端，其中该第八N型晶体管的该第一端耦接至一接地电位，而该第八N型晶体管的该第二端耦接至该第十二节点；以及一第二反相器，具有一输入端和一输出端，其中该第二反相器的该输入端耦接至该第十一节点，而该第二反相器的该输出端用于输出该补偿输出信号；其中该第七P型晶体管和该第八P型晶体管中的一者的该控制端用于接收该补偿输入信号，而该第七P型晶体管和该第八P型晶体管的另一者的该控制端用于接收该第四控制信号；其中该第七N型晶体管和该第八N型晶体管中的一者的该控制端用于接收该补偿输入信号，而该第七N型晶体管和该第八N型晶体管的另一者的该控制端用于接收该第三控制信号。

在一些实施例中，该第二控制电路包括一慢速控制器，而该慢速控制器包括：一第五D型触发器，具有一数据端、一时脉端、一输出端以及一反相输出端，其中该第五D型触发器的该时脉端用于接收一反相第一延迟时脉信号，该第五D型触发器的该输出端用于输出一第一慢速信号，该第五D型触发器的该反相输出端反馈至该第五D型触发器的该数据端，而该反相第一延迟时脉信号与该第一延迟时脉信号具有互补的逻辑电平；以及一第六D型触发器，具有一数据端、一时脉端、一输出端以及一反相输出端，其中该第六D型触发器的该时脉端用于接收该第一延迟时脉信号，该第六D型触发器的该输出端用于输出一第二慢速信号，而该第六D型触发器的该反相输出端反馈至该第六D型触发器的该数据端。

在一些实施例中，该第二控制电路还包括一第三调整器，而该第三调整器包括：一第六与门，具有一第一输入端、一第二输入端、一第三输入端以及一输出端，其中该第六与门的该第一输入端用于接收该第二延迟时脉信号，该第六与门的该第二输入端用于接收一反相第一慢速信号，该第六与门的该第三输入端用于接收一反相第二慢速信号，而该第六与门的该输出端用于输出一第三门控信号，该反相第一慢速信号与该第一慢速信号具有互补的逻辑电平，而该反相第二慢速信号与该第二慢速信号具有互补的逻辑电平；一第十一N型晶体管，具有一控制端、一第一端以及一第二端，其中该第十一N型晶体管的该控制端用于接收该第三门控信号，该第十一N型晶体管的该第二端耦接至一第三控制节点，而该第十一N型晶体管的该第一端处被抽取出一第三电流；一第三电容器，耦接于该第三控制节点和一接地电位之间，其中该第三控制节点用于输出该第三控制信号；以及一第三切换器，耦接于一供应电位和该第三控制节点之间，其中该第三切换器根据一切换控制信号来选择性地导通或不导通。

在一些实施例中，该第二控制电路还包括一第四调整器，而该第四调整器包括：一第二反与门，具有一第一输入端、一第二输入端、一第三输入端以及一输出端，其中该第二反与门的该第一输入端用于接收该第二延迟时脉信号，该第二反与门的该第二输入端用于接收该第一慢速信号，该第二反与门的该第三输入端用于接收该第二慢速信号，而该第二反与门的该输出端于一第十六节点处输出一第四门控信号；一第十一P型晶体管，具有一控制端、一第一端以及一第二端，其中该第十一P型晶体管的该控制端用于接收该第四门控信号，该第十一P型晶体管的该第二端耦接至一第四控制节点，而该第十一P型晶体管的该第一端处被注入一第四电流；一第四电容器，耦接于该第四控制节点和一接地电位之间，其中该第四控制节点用于输出该第四控制信号；以及一第四切换器，耦接于该第四控制节点和该接地电位之间，其中该第四切换器根据一切换控制信号来选择性地导通或不导通。

在一些实施例中，该逻辑电路包括一上控制组合电路，而该上控制组合电路包括：一第七与门，具有一第一输入端、一第二输入端、一第三输入端以及一输出端，其中该第七与门的该第一输入端用于接收该数据信号，该第七与门的该第二输入端用于接收该第二延迟数据信号，该第七与门的该第三输入端用于接收一反相暂存器信号，而该反相暂存器信号与该暂存器信号具有互补的逻辑电平；一第八与门，具有一第一输入端、一第二输入端、一第三输入端以及一输出端，其中该第八与门的该第一输入端用于接收一反相数据信号，该第八与门的该第二输入端用于接收一反相第二延迟数据信号，该第八与门的该第三输入端用于接收该暂存器信号，该反相数据信号与该数据信号具有互补的逻辑电平，而该反相第二延迟数据信号与该第二延迟数据信号具有互补的逻辑电平；以及一第四或门，具有一第一输入端、一第二输入端以及一输出端，其中该第四或门的该第一输入端耦接至该第七与门的该输出端，该第四或门的该第二输入端耦接至该第八与门的该输出端，而该第四或门的该输出端用于输出该上控制信号。

在一些实施例中，该逻辑电路包括一下控制组合电路，而该下控制组合电路包括：一第九与门，具有一第一输入端、一第二输入端、一第三输入端以及一输出端，其中该第九与门的该第一输入端用于接收该数据信号，该第九与门的该第二输入端用于接收一反相第二延迟数据信号，该第九与门的该第三输入端用于接收该暂存器信号，而该反相第二延迟数据信号与该第二延迟数据信号具有互补的逻辑电平；一第十与门，具有一第一输入端、一第二输入端、一第三输入端以及一输出端，其中该第十与门的该第一输入端用于接收一反相数据信号，该第十与门的该第二输入端用于接收该第二延迟数据信号，该第十与门的该第三输入端用于接收一反相暂存器信号，该反相数据信号与该数据信号具有互补的逻辑电平，而该反相暂存器信号与该暂存器信号具有互补的逻辑电平；以及一第五或门，具有一第一输入端、一第二输入端以及一输出端，其中该第五或门的该第一输入端耦接至该第九与门的该输出端，该第五或门的该第二输入端耦接至该第十与门的该输出端，而该第五或门的该输出端用于输出该下控制信号。

本发明可使电荷泵的输出控制电位更加稳定，且可抑制恢复时脉的输出抖动，还可选择性地补偿D型触发器的非理想特性。

附图说明

图1是显示根据本发明一实施例所述的时脉数据恢复电路的示意图；

图2是显示根据本发明一实施例所述的相位侦测器的示意图；

图3是显示根据本发明一实施例所述的半位时间延迟电路的示意图；

图4是显示根据本发明一实施例所述的延迟单元的示意图；

图5A是显示根据本发明一实施例所述的第一调整器的示意图；

图5B是显示根据本发明一实施例所述的第二调整器的示意图；

图5C是显示根据本发明一实施例所述的功率节省电路的示意图；

图6A是显示根据本发明一实施例所述的上控制组合电路的示意图；

图6B是显示根据本发明一实施例所述的下控制组合电路的示意图；

图7A是显示根据本发明一实施例所述的第一调整器和第二调整器的信号波形图；

图7B是显示根据本发明一实施例所述的时脉信号落后时相位侦测器的信号波形图；

图7C是显示根据本发明一实施例所述的时脉信号领先时相位侦测器的信号波形图；

图8是显示根据本发明一实施例所述的相位侦测器的示意图；

图9是显示根据本发明一实施例所述的延迟补偿电路的示意图；

图10是显示根据本发明一实施例所述的延迟单元的示意图；

图11A是显示根据本发明一实施例所述的慢速控制器的示意图；

图11B是显示根据本发明一实施例所述的第三调整器的示意图；

图11C是显示根据本发明一实施例所述的第四调整器的示意图；

图12A是显示根据本发明一实施例所述的上控制组合电路的示意图；

图12B是显示根据本发明一实施例所述的下控制组合电路的示意图；

图13A是显示根据本发明一实施例所述的慢速控制器、第三调整器以及第四调整器的信号波形图；

图13B是当主要D型触发器发生一时脉端至输出端延迟时相位侦测器的信号波形图；以及

图13C是显示根据本发明一实施例所述的相位侦测器的信号波形图。

其中，附图中符号的简单说明如下：

100：时脉数据恢复电路；110、200、800：相位侦测器；120：相位频率侦测器；130：多工器；140：电荷泵；150：环路滤波器；160：压控振荡器；171、172：分频器；210：时脉延迟电路；220：数据延迟电路；230：第一控制电路；231～232：第一～第二调整器；233：功率节省电路；240：主要D型触发器；250：逻辑电路；360：半位时间延迟电路；361～364：第一～第四延迟单元；411～412：第一～第二反相器；511～512：第一～第二电流沉；521～522：第一～第二电流源；531～534：第一～第四切换器；540：第十与门；541～549：第一～第九与门；551～552：第一～第二反与门；561～565：第一～第五或门；571～576：第一～第六D型触发器；610、910：上控制组合电路；620、920：下控制组合电路；860：时脉调整电路；870：数据调整电路；880：第二控制电路；881：慢速控制器；883～884：第三～第四调整器；960：延迟补偿电路；965：第五延迟单元；C1～C4：第一～第四电容器；CK：时脉信号；CKD1～CKD2：第一～第二延迟时脉信号；CKD1B：反相第一延迟时脉信号；DA：数据信号；DAB：反相数据信号；DAD1～DAD2：第一～第二延迟数据信号；DAD1B～DAD2B：反相第一～第二延迟数据信号；DOWN：下控制信号；MN1～MN11：第一～第十一N型金属氧化物半导体场效晶体管；MP1～MP11：第一～第十一P型金属氧化物半导体场效晶体管；N1～N18：第一～第十八节点；NC1～NC4：第一～第四控制节点；NDUI：延迟单元输入节点；NDUO：延迟单元输出节点；S1～S7：第一～第七信号；SB：暂存器信号；SBB：反相暂存器信号；SC1～SC4：第一～第四控制信号；SG1～SG4：第一～第四门控信号；SG2B：反相第二门控信号；SL1～SL2：第一～第二慢速信号；SL1B：反相第一慢速信号；SL2B：反相第二慢速信号；SP1～SP2：第一～第二节电信号；SR：重设信号；SS：切换控制信号；SSB：反相切换控制信号；T：位时间；TCQ：时脉端至输出端延迟；TU、TD：短时间；UP：上控制信号；VC：输出控制电位；VDD：供应电位；VSS：接地电位；τ1～τ4、τC、τD：延迟时间。

具体实施方式

为让本发明的目的、特征和优点能更明显易懂，下文特举出本发明的具体实施例，并配合所附图式，作详细说明如下。

在说明书及权利要求书当中使用了某些词汇来指称特定的元件。本领域技术人员应可理解，硬件制造商可能会用不同的名词来称呼同一个元件。本说明书及权利要求书并不以名称的差异来作为区分元件的方式，而是以元件在功能上的差异来作为区分的准则。在通篇说明书及权利要求书当中所提及的“包含”及“包括”一词为开放式的用语，故应解释成“包含但不仅限定于”。“大致”一词则是指在可接受的误差范围内，本领域技术人员能够在一定误差范围内解决所述技术问题，达到所述基本的技术效果。此外，“耦接”一词在本说明书中包含任何直接及间接的电性连接手段。因此，若文中描述一第一装置耦接至一第二装置，则代表该第一装置可直接电性连接至该第二装置，或经由其它装置或连接手段而间接地电性连接至该第二装置。

图1是显示根据本发明一实施例所述的时脉数据恢复电路(Clock Data Recovery Circuit，CDR Circuit)100的示意图。如图1所示，时脉数据恢复电路100包括：一相位侦测器(Phase Detector)110、一相位频率侦测器(Phase Frequency Detector)120、一多工器(Multiplexer，MUX)130、一电荷泵(Charge Pump)140、一环路滤波器(Loop Filter)150、一压控振荡器(Voltage-Controlled Oscillator)160以及二分频器(Frequency Divider)171、172。时脉数据恢复电路100可由一数据信号DA还原出一时脉信号CK。时脉数据恢复电路100可操作于二种不同模式。数据信号DA可同时输入至相位侦测器110和相位频率侦测器120。在一频率锁定模式(Frequency Lock Mode)中，多工器130可切换成由相位频率侦测器120处接收输入信号，以形成一下半部信号回路，其信号路径从相位频率侦测器120经过电荷泵140、环路滤波器150至压控振荡器160。在数据信号DA的一初始数据序列期间(例如：一连串的交替位，像101010，其可较容易地锁定住所需的数据时脉)，前述下半部信号回路可根据关于数据信号DA的初始数据序列期间的前言(Preamble)锁定住数据信号DA的频率。另一方面，在一真实数据模式(Real Data Mode)中，多工器130可切换成由相位侦测器110处接收输入信号，以形成一上半部信号回路，其信号路径从相位侦测器110经过电荷泵140、环路滤波器150至压控振荡器160，以根据真实数据来锁定住数据信号DA的频率。理想状态下，时脉信号CK的上升沿(Rising Edge)应该分别对齐数据信号DA的各个位脉冲(Bit Pulse)的中心点，以确保对应的数据可以正确地被读取。传统设计的时脉数据恢复电路100通常面临的问题是，所恢复的时脉发生严动抖动(Jitter)，特别是在真实数据模式的期间。因此，本发明提出一种新颖的相位侦测器110，以使电荷泵140的一输出控制电位VC更加稳定化。前述的多工器、电荷泵、环路滤波器、压控振荡器以及分频器的架构均为本领域技术人员所熟知的典型设计，故不在此多作赘述。

图2是显示根据本发明一实施例所述的相位侦测器200的示意图。相位侦测器200可应用于图1的时脉数据恢复电路100当中。如图2所示，相位侦测器200包括：一时脉延迟电路(Clock Delay Circuit)210、一数据延迟电路(Data Delay Circuit)220、一第一控制电路230、一主要D型触发器(D flip-flop)240以及一逻辑电路(Logic Circuit)250。一时脉信号CK可以是来自于时脉数据恢复电路100的一恢复时脉(Recovered Clock)。一数据信号DA可以是输入至时脉数据恢复电路100的一输入数据。时脉延迟电路210可将时脉信号CK延迟一延迟时间τ1，以产生一第一延迟时脉信号CKD1，其中时脉延迟电路210的延迟时间τ1可根据一第一控制信号SC1和一第二控制信号SC2进行调整。数据延迟电路220可将数据信号DA延迟一延迟时间τ2，以产生一第一延迟数据信号DAD1，其中数据延迟电路220的延迟时间τ2亦可根据第一控制信号SC1和第二控制信号SC2进行调整。第一控制电路230可根据时脉信号CK和第一延迟时脉信号CKD1来产生第一控制信号SC1和第二控制信号SC2。主要D型触发器240可根据数据信号DA和时脉信号CK来产生一暂存器信号SB。举例而言，主要D型触发器240可具有一数据端(D)、一时脉端(三角形符号)以及一输出端(Q)，其中主要D型触发器240的数据端(D)用于接收数据信号DA、主要D型触发器240的时脉端(三角形符号)用于接收时脉信号CK，而主要D型触发器240的输出端(Q)用于输出暂存器信号SB。逻辑电路250可根据数据信号DA、第一延迟数据信号DAD1以及暂存器信号SB来产生一上控制信号UP和一下控制信号DOWN，以控制时脉数据恢复电路100的电荷泵140。必须注意的是，电荷泵140的输出控制电位VC的电平可由上控制信号UP和下控制信号DOWN所决定。

下列实施例将说明相位侦测器200(或110)的电路结构。必须理解的是，这些图式和文字叙述仅为举例说明，而并非用于限制本发明的权利要求书。

在一些实施例中，时脉延迟电路210和数据延迟电路220各自可包括一半位时间延迟电路(Half Bit-Time Delay Circuit，HBTD Circuit)360。图3是显示根据本发明一实施例所述的半位时间延迟电路360的示意图。在图3的实施例中，半位时间延迟电路360包括一第一延迟单元(Delay Unit)361、一第二延迟单元362、一第三延迟单元363以及一第四延迟单元364。第一延迟单元361可将于一半位时间延迟输入端(HBTD Input)处所接收的一第一信号S1延迟一延迟时间τD，以产生一第二信号S2。第二延迟单元362可将第二信号S2延迟一延迟时间τD，以产生一第三信号S3。第三延迟单元363可将第三信号S3延迟一延迟时间τD，以产生一第四信号S4。第四延迟单元364可将第四信号S4延迟一延迟时间τD，以于一半位时间延迟输出端(HBTD Output)处产生一第五信号S5。第一延迟单元361、第二延迟单元362、第三延迟单元363以及第四延迟单元364的每一者的延迟时间τD皆可根据第一控制信号SC1和第二控制信号SC2进行调整。对于时脉延迟电路210的半位时间延迟电路360而言，其第一信号S1为时脉信号CK，而其第五信号S5为第一延迟时脉信号CKD1；另一方面，对于数据延迟电路220的半位时间延迟电路360而言，其第一信号S1为数据信号DA，而其第五信号S5为第一延迟数据信号DAD1。必须理解的是，虽然图3显示恰好4个延迟单元，但在其他实施例中，半位时间延迟电路360可包括更多或更少个，像是2、3、5、6、7或是更多个延迟单元。

图4是显示根据本发明一实施例所述的延迟单元的示意图。在图4的实施例中，第一延迟单元361、第二延迟单元362、第三延迟单元363以及第四延迟单元364的每一者皆包括一第一P型金属氧化物半导体场效晶体管(P-channel Metal-Oxide-Semiconductor Field-Effect Transistor，PMOS Transistor)MP1、一第二P型金属氧化物半导体场效晶体管MP2、一第一N型金属氧化物半导体场效晶体管(N-channel Metal-Oxide-Semiconductor Field-Effect Transistor，NMOS Transistor)MN1、一第二N型金属氧化物半导体场效晶体管MN2以及一第一反相器(Inverter)411。前述每一延迟单元各自具有一延迟单元输入节点(Delay Unit Input Node)NDUI和一延迟单元输出节点(Delay Unit Output Node)NDUO。当这些延迟单元彼此串联耦接时，一延迟单元的延迟单元输入节点NDUI可耦接至其前一级延迟单元的延迟单元输出节点NDUO。举例而言，第二延迟单元362的延迟单元输入节点NDUI可耦接至第一延迟单元361的延迟单元输出节点NDUO，第三延迟单元363的延迟单元输入节点NDUI可耦接至第二延迟单元362的延迟单元输出节点NDUO，依此类推。第一P型金属氧化物半导体场效晶体管MP1具有一控制端、一第一端以及一第二端，其中第一P型金属氧化物半导体场效晶体管MP1的控制端耦接至延迟单元输入节点NDUI，第一P型金属氧化物半导体场效晶体管MP1的第一端耦接至一供应电位VDD，而第一P型金属氧化物半导体场效晶体管MP1的第二端耦接至一第一节点N1。第二P型金属氧化物半导体场效晶体管MP2具有一控制端、一第一端以及一第二端，其中第二P型金属氧化物半导体场效晶体管MP2的控制端用于接收第一控制信号SC1，第二P型金属氧化物半导体场效晶体管MP2的第一端耦接至第一节点N1，而第二P型金属氧化物半导体场效晶体管MP2的第二端耦接至一第二节点N2。第一N型金属氧化物半导体场效晶体管MN1具有一控制端、一第一端以及一第二端，其中第一N型金属氧化物半导体场效晶体管MN1的控制端用于接收第二控制信号SC2，第一N型金属氧化物半导体场效晶体管MN1的第一端耦接至一第三节点N3，而第一N型金属氧化物半导体场效晶体管MN1的第二端耦接至第二节点N2。第二N型金属氧化物半导体场效晶体管MN2具有一控制端、一第一端以及一第二端，其中第二N型金属氧化物半导体场效晶体管MN2的控制端耦接至延迟单元输入节点NDUI，第二N型金属氧化物半导体场效晶体管MN2的第一端耦接至一接地电位VSS，而第二N型金属氧化物半导体场效晶体管MN2的第二端耦接至第三节点N3。第一反相器411具有一输入端和一输出端，其中第一反相器411的输入端耦接至第二节点N2，而第一反相器411的输出端耦接至延迟单元输出节点NDUO。由于第二P型金属氧化物半导体场效晶体管MP2的一电阻值(Resistance)和第一N型金属氧化物半导体场效晶体管MN1的一电阻值可根据第一控制信号SC1和第二控制信号SC2来进行调整，每一延迟单元的延迟时间τD皆为可调整的，并可由第一控制电路230所决定。虽然图4的实施例所显示的延迟单元的组态中，延迟单元输入节点NDUI分别耦接至最上方晶体管和最下方晶体管的控制端，但在其他实施例中，延迟单元还可具有不同组态，例如：可令延迟单元输入节点NDUI耦接至最上方晶体管和最下方晶体管以外的其他晶体管的控制端。一般来说，耦接于供应电位VDD和第二节点N2之间的二晶体管的其中一者的控制端耦接至延迟单元输入节点NDUI，而耦接于供应电位VDD和第二节点N2之间的二晶体管的其中另一者的控制端用于接收第一控制信号SC1；另一方面，耦接于接地电位VSS和第二节点N2之间的二晶体管的其中一者的控制端耦接至延迟单元输入节点NDUI，而耦接于接地电位VSS和第二节点N2之间的二晶体管的其中另一者的控制端用于接收第二控制信号SC2。

在一些实施例中，第一控制电路230包括一第一调整器(Tuner)231。图5A是显示根据本发明一实施例所述的第一调整器231的示意图。在图5A的实施例中，第一调整器231包括：一第一或门(OR Gate)561、一第三P型金属氧化物半导体场效晶体管(P-channel Metal-Oxide-Semiconductor Field-Effect Transistor，PMOS Transistor)MP3、一第四P型金属氧化物半导体场效晶体管MP4、一第五P型金属氧化物半导体场效晶体管MP5、一第一电流沉(Current Sink)511、一第一电容器(Capacitor)C1以及一第一切换器(Switch)531。第一或门561具有一第一输入端、一第二输入端以及一输出端，其中第一或门561的第一输入端用于接收时脉信号CK，第一或门561的第二输入端用于接收第一延迟时脉信号CKD1，而第一或门561的输出端于一第四节点N4处输出一第一门控信号SG1。第三P型金属氧化物半导体场效晶体管MP3具有一控制端、一第一端以及一第二端，其中第三P型金属氧化物半导体场效晶体管MP3的控制端耦接至一第五节点N5，第三P型金属氧化物半导体场效晶体管MP3的第一端耦接至供应电位VDD，而第三P型金属氧化物半导体场效晶体管MP3的第二端耦接至第五节点N5。第一电流沉511由第五节点N5处汲取一第一电流。第四P型金属氧化物半导体场效晶体管MP4具有一控制端、一第一端以及一第二端，其中第四P型金属氧化物半导体场效晶体管MP4的控制端耦接至第五节点N5，第四P型金属氧化物半导体场效晶体管MP4的第一端耦接至供应电位VDD，而第四P型金属氧化物半导体场效晶体管MP4的第二端耦接至一第六节点N6。第四P型金属氧化物半导体场效晶体管MP4与第三P型金属氧化物半导体场效晶体管MP3共同形成一电流镜(Current Mirror)，以将由第五节点N5处汲取的第一电流映射至第六节点N6。第五P型金属氧化物半导体场效晶体管MP5具有一控制端、一第一端以及一第二端，其中第五P型金属氧化物半导体场效晶体管MP5的控制端耦接至第四节点N4，第五P型金属氧化物半导体场效晶体管MP5的第一端耦接至第六节点N6，而第五P型金属氧化物半导体场效晶体管MP5的第二端耦接至一第一控制节点NC1。第一控制节点NC1用于输出第一控制信号SC1。第一电容器C1耦接于第一控制节点NC1和接地电位VSS之间。第一切换器531耦接于第一控制节点NC1和接地电位VSS之间。第一切换器531根据一切换控制信号SS来选择性地导通(Closed or Conducting)或是不导通(Opened or Not Conducting)。举例而言，若切换控制信号SS为高逻辑电平(High Logic Level)，则第一切换器531将会导通；而若切换控制信号SS为低逻辑电平(Low Logic Level)，则第一切换器531将不会导通。

在一些实施例中，第一控制电路230包括一第二调整器232。图5B是显示根据本发明一实施例所述的第二调整器232的示意图。在图5B的实施例中，第二调整器232包括：一第一与门(AND Gate)541、一第三N型金属氧化物半导体场效晶体管(N-channel Metal-Oxide-Semiconductor Field-Effect Transistor，NMOS Transistor)MN3、一第四N型金属氧化物半导体场效晶体管MN4、一第五N型金属氧化物半导体场效晶体管MN5、一第一电流源(Current Source)521、一第二电容器(Capacitor)C2以及一第二切换器(Switch)532。第一与门541具有一第一输入端、一第二输入端以及一输出端，其中第一与门541的第一输入端用于接收时脉信号CK，第一与门541的第二输入端用于接收第一延迟时脉信号CKD1，而第一与门541的输出端于一第七节点N7处输出一第二门控信号SG2。第三N型金属氧化物半导体场效晶体管MN3具有一控制端、一第一端以及一第二端，其中第三N型金属氧化物半导体场效晶体管MN3的控制端耦接至一第八节点N8，第三N型金属氧化物半导体场效晶体管MN3的第一端耦接至接地电位VSS，而第三N型金属氧化物半导体场效晶体管MN3的第二端耦接至第八节点N8。第一电流源521供应一第二电流至第八节点N8。第四N型金属氧化物半导体场效晶体管MN4具有一控制端、一第一端以及一第二端，其中第四N型金属氧化物半导体场效晶体管MN4的控制端耦接至第八节点N8，第四N型金属氧化物半导体场效晶体管MN4的第一端耦接至接地电位VSS，而第四N型金属氧化物半导体场效晶体管MN4的第二端耦接至一第九节点N9。第四N型金属氧化物半导体场效晶体管MN4与第三N型金属氧化物半导体场效晶体管MN3共同形成一电流镜(Current Mirror)，以将供应至第八节点N8的第二电流映射至第九节点N9。第五N型金属氧化物半导体场效晶体管MN5具有一控制端、一第一端以及一第二端，其中第五N型金属氧化物半导体场效晶体管MN5的控制端耦接至第七节点N7，第五N型金属氧化物半导体场效晶体管MN5的第一端耦接至第九节点N9，而第五N型金属氧化物半导体场效晶体管MN5的第二端耦接至一第二控制节点NC2。第二控制节点NC2用于输出第二控制信号SC2。第二电容器C2耦接于第二控制节点NC2和接地电位VSS之间。第二切换器532耦接于供应电位VDD和第二控制节点NC2之间。第二切换器532根据切换控制信号SS来选择性地导通(Closed or Conducting)或是不导通(Opened or Not Conducting)。举例而言，若切换控制信号SS为高逻辑电平(High Logic Level)，则第二切换器532将会导通；而若切换控制信号SS为低逻辑电平(Low Logic Level)，则第二切换器532将不会导通。

初始时，第一切换器531和第二切换器532皆暂时导通，使得第一控制信号SC1电位电平预设为接地电位VSS，而第二控制信号SC2电位电平预设为供应电位VDD。此时，因为第二P型金属氧化物半导体场效晶体管MP2和第一N型金属氧化物半导体场效晶体管MN1两者皆具有最小电阻值，所以半位时间延迟电路360的每一延迟单元的延迟时间τD皆预设为其最小值。接下来，在调整过程中，第一切换器531和第二切换器532两者皆改为不导通且维持于不导通状态，使得第一控制电路230的第一调整器231和第二调整器232可开始微调第一控制信号SC1和第二控制信号SC2两者电位电平，此动作可改变第二P型金属氧化物半导体场效晶体管MP2和第一N型金属氧化物半导体场效晶体管MN1两者的电阻值，以控制半位时间延迟电路360的总延迟时间。在理想情况下，对于时脉延迟电路210和数据延迟电路220两者而言，其半位时间延迟电路360的最终总延迟时间皆应恰等于位时间(Bit-Time)的一半(亦即，T/2)，其中前述位时间T是指数据信号DA的单一位(One Bit)的脉冲宽度(Pulse Width)。

在一些实施例中，第一控制电路230包括一功率节省电路(Power-Saving Circuit)233。图5C是显示根据本发明一实施例所述的功率节省电路233的示意图。在图5C的实施例中，功率节省电路233包括一第六N型金属氧化物半导体场效晶体管(N-channel Metal-Oxide-Semiconductor Field-Effect Transistor，NMOS Transistor)MN6(请参考图5B)、一第六P型金属氧化物半导体场效晶体管(P-channel Metal-Oxide-Semiconductor Field-Effect Transistor，PMOS Transistor)MP6(请参考图5A)(前述第六N型金属氧化物半导体场效晶体管MN6、第六P型金属氧化物半导体场效晶体管MP6皆未显示于图5C)、一第一反与门(NAND Gate)551、一第一D型触发器(D flip-flop)571、一第二D型触发器572、一第三D型触发器573以及一第四D型触发器574。第六N型金属氧化物半导体场效晶体管MN6具有一控制端、一第一端以及一第二端，其中第六N型金属氧化物半导体场效晶体管MN6的控制端用于接收一第一节电信号SP1，第六N型金属氧化物半导体场效晶体管MN6的第一端耦接至接地电位VSS，而第六N型金属氧化物半导体场效晶体管MN6的第二端耦接至第八节点N8。第六P型金属氧化物半导体场效晶体管MP6具有一控制端、一第一端以及一第二端，其中第六P型金属氧化物半导体场效晶体管MP6的控制端用于接收一第二节电信号SP2，第六P型金属氧化物半导体场效晶体管MP6的第一端耦接至供应电位VDD，而第六P型金属氧化物半导体场效晶体管MP6的第二端耦接至第五节点N5。第一反与门551具有一第一输入端、一第二输入端、一第三输入端以及一输出端，其中第一反与门551的第一输入端用于接收第一门控信号SG1，第一反与门551的第二输入端用于接收一反相第二门控信号SG2B，第一反与门551的第三输入端用于接收一反相切换控制信号SSB，而第一反与门551的输出端用于输出一重设信号SR。反相第二门控信号SG2B与第二门控信号SG2具有互补(Complementary)的逻辑电平，其可通过使用一反相器(Inverter)来产生。反相切换控制信号SSB与切换控制信号SS具有互补的逻辑电平，其可通过使用一反相器来产生。第一D型触发器571具有一数据端(D)、一时脉端(三角形符号)、一重设端(R)以及一输出端(Q)，其中第一D型触发器571的数据端(D)用于接收供应电位VDD，第一D型触发器571的时脉端(三角形符号)用于接收时脉信号CK，而第一D型触发器571的重设端(R)用于接收重设信号SR。第二D型触发器572具有一数据端(D)、一时脉端(三角形符号)、一重设端(R)以及一输出端(Q)，其中第二D型触发器572的数据端(D)耦接至第一D型触发器571的输出端(Q)，第二D型触发器572的时脉端(三角形符号)用于接收时脉信号CK，而第二D型触发器572的重设端(R)用于接收重设信号SR。第三D型触发器573具有一数据端(D)、一时脉端(三角形符号)、一重设端(R)以及一输出端(Q)，其中第三D型触发器573的数据端(D)耦接至第二D型触发器572的输出端(Q)，第三D型触发器573的时脉端(三角形符号)用于接收时脉信号CK，而第三D型触发器573的重设端(R)用于接收重设信号SR。第四D型触发器574具有一数据端(D)、一时脉端(三角形符号)、一输出端(Q)以及一反相输出端其中第四D型触发器574的数据端(D)耦接至第三D型触发器573的输出端(Q)，第四D型触发器574的时脉端(三角形符号)用于接收时脉信号CK，第四D型触发器574的输出端(Q)用于输出第一节电信号SP1，而第四D型触发器574的反相输出端用于输出第二节电信号SP2。必须理解的是，虽然恰有4个D型触发器显示于图5C，但在其他实施例中，功率节省电路233可以包括更多或更少个，例如：2、3、5、6、7或更多个D型触发器。功率节省电路233为一选用(Optional)元件，当N个时脉周期(Clock Cycle)届期时，功率节省电路233可以自动关断(Shut Off)第一调整器231和第二调整器232，从而节省相位侦测器200的总功率消耗量。前述N值在图5C的实施例中恰等于4，但它是可调整的，且可等于功率节省电路233的D型触发器的总数量。在本实施例中，当4个时脉周期届满后，第一节电信号SP1将输出为逻辑“1”(高逻辑电平)，而第二节电信号SP2将输出为逻辑“0”(低逻辑电平)，因此，第五节点N5的电位将上拉至供应电位VDD，而第八节点N8的电位将下拉至接地电位VSS，此将同时关断第三P型金属氧化物半导体场效晶体管MP3、第四P型金属氧化物半导体场效晶体管MP4、第三N型金属氧化物半导体场效晶体管MN3以及第四N型金属氧化物半导体场效晶体管MN4。此设计可减少功率消耗量，并可避免噪声对第一控制信号SC1和第二控制信号SC2造成干扰。

在一些实施例中，逻辑电路250包括一上控制组合电路(Up Control Combination Circuit)610。图6A是显示根据本发明一实施例所述的上控制组合电路610的示意图。在图6A的实施例中，上控制组合电路610包括：一第二与门(AND Gate)542、一第三与门543以及一第二或门(OR Gate)562。第二与门542具有一第一输入端、一第二输入端、一第三输入端以及一输出端，其中第二与门542的第一输入端用于接收数据信号DA，第二与门542的第二输入端用于接收第一延迟数据信号DAD1，而第二与门542的第三输入端用于接收一反相暂存器信号SBB。反相暂存器信号SBB与暂存器信号SB具有互补的逻辑电平，其可通过使用一反相器来产生。第三与门543具有一第一输入端、一第二输入端、一第三输入端以及一输出端，其中第三与门543的第一输入端用于接收一反相数据信号DAB，第三与门543的第二输入端用于接收一反相第一延迟数据信号DAD1B，而第三与门543的第三输入端用于接收暂存器信号SB。反相数据信号DAB与数据信号DA具有互补的逻辑电平，其可通过使用一反相器来产生。反相第一延迟数据信号DAD1B与第一延迟数据信号DAD1具有互补的逻辑电平，其可通过使用一反相器来产生。第二或门562具有一第一输入端、一第二输入端以及一输出端，其中第二或门562的第一输入端耦接至第二与门542的输出端，第二或门562的第二输入端耦接至第三与门543的输出端，而第二或门562的输出端用于输出上控制信号UP。

在一些实施例中，逻辑电路250包括一下控制组合电路(Down Control Combination Circuit)620。图6B是显示根据本发明一实施例所述的下控制组合电路620的示意图。在图6B的实施例中，下控制组合电路620包括：一第四与门(AND Gate)544、一第五与门545以及一第三或门(OR Gate)563。第四与门544具有一第一输入端、一第二输入端、一第三输入端以及一输出端，其中第四与门544的第一输入端用于接收数据信号DA，第四与门544的第二输入端用于接收反相第一延迟数据信号DAD1B，而第四与门544的第三输入端用于接收暂存器信号SB。第五与门545具有一第一输入端、一第二输入端、一第三输入端以及一输出端，其中第五与门545的第一输入端用于接收反相数据信号DAB，第五与门545的第二输入端用于接收第一延迟数据信号DAD1，而第五与门545的第三输入端用于接收反相暂存器信号SBB。第三或门563具有一第一输入端、一第二输入端以及一输出端，其中第三或门563的第一输入端耦接至第四与门544的输出端，第三或门563的第二输入端耦接至第五与门545的输出端，而第三或门563的输出端用于输出下控制信号DOWN。

简而言之，在图6A、6B的实施例中，上控制信号UP和下控制信号DOWN可以下列逻辑方程式(1)、(2)表示。

其中“UP“代表上控制信号UP的逻辑电平，“DOWN“代表下控制信号DOWN的逻辑电平，“DA“代表数据信号DA的逻辑电平，“DAD1“代表第一延迟数据信号DAD1的逻辑电平，“SB“代表暂存器信号SB的逻辑电平，代表反相数据信号DAB的逻辑电平，代表反相第一延迟数据信号DAD1B的逻辑电平，而代表反相暂存器信号SBB的逻辑电平。电荷泵140根据上控制信号UP和下控制信号DOWN，供应一电流至后续的环路滤波器150(或是由后续的环路滤波器150处汲取一电流)，来产生输出控制电位VC。当上控制信号UP为高逻辑电平时(亦即，逻辑“1”)，输出控制电位VC将会上升；而当下控制信号DOWN为高逻辑电平时(亦即，逻辑“1”)，输出控制电位VC将会下降。

图7A是显示根据本发明一实施例所述的第一调整器231和第二调整器232的信号波形图。请一并参考图5A、5B、7A。第一门控信号SG1和第二门控信号SG2分别用于微调第一控制信号SC1和第二控制信号SC2两者的逻辑电平。初始时，半位时间延迟电路360的延迟时间最短，使得第一门控信号SG1和第二门控信号SG2两者的脉冲宽度最宽(亦即，第一门控信号SG1的低电位脉冲最宽，且第二门控信号SG2的高电位脉冲最宽)。接着，在调整过程中，因为延迟时间增加，第一门控信号SG1和第二门控信号SG2两者的脉冲于时间轴上将变得越来越窄。最终，当第一门控信号SG1和第二门控信号SG2两者的脉冲皆完全消失时，第一控制信号SC1和第二控制信号SC2将各自达到一稳定常数值，对于时脉延迟电路210和数据延迟电路220两者而言，其半位时间延迟电路360的最终总延迟时间皆应恰等于位时间(Bit-Time)的一半(亦即，T/2)。此时，第一延迟时脉信号CKD1将较时脉信号CK落后(Lag)半位时间(亦即，T/2)，且第一延迟数据脉信号DAD1将较数据信号DA亦落后半位时间(亦即，T/2)。

图7B是显示根据本发明一实施例所述的时脉信号CK落后(Lag)时相位侦测器200的信号波形图。图7B描述一种可抑制落后的恢复时脉的调整过程。如图7B所示，当时脉信号CK的上升沿(Rising Edge)相较于数据信号DA的位脉冲中心点落后一短时间TU时，将导致上控制组合电路610输出的上控制信号UP产生一些脉冲，而于时间轴上，前述每一脉冲仅具有等同于短时间TU的宽度。因此，电荷泵140的输出控制电位VC将变高，且时脉信号CK的频率将上升，使得关于落后的恢复时脉的短时间TU逐渐缩短至0。在此设计下，相位侦测器200不仅可消除关于落后的恢复时脉的短时间TU，更能将电荷泵140的输出控制电位VC维持在一相对稳定电平，这是因为上控制信号UP较传统设计更加稳定所致(在传统设计中，上控制信号的高逻辑期间更长，且电荷泵的输出控制电位为三角形波，此导致恢复的时脉会产生更多输出抖动)。

图7C是显示根据本发明一实施例所述的时脉信号CK领先(Lead)时相位侦测器200的信号波形图。图7C描述一种可抑制领先的恢复时脉的调整过程。如图7C所示，当时脉信号CK的上升沿(Rising Edge)相较于数据信号DA的位脉冲中心点领先一短时间TD时，将导致下控制组合电路620输出的下控制信号DOWN产生一些脉冲，而于时间轴上，前述每一脉冲仅具有等同于短时间TD的宽度。因此，电荷泵140的输出控制电位VC将变低，且时脉信号CK的频率将下降，使得关于领先的恢复时脉的短时间TD逐渐缩短至0。在此设计下，相位侦测器200不仅可消除关于领先的恢复时脉的短时间TD，更能将电荷泵140的输出控制电位VC维持在一相对稳定电平，这是因为下控制信号DOWN较传统设计更加稳定所致(在传统设计中，下控制信号的高逻辑期间更长，且电荷泵的输出控制电位为三角形波，此导致恢复的时脉产生会更多输出抖动)。

除此之外，相位侦测器200的主要D型触发器240有时会产生一时脉端至输出端延迟(Clock-to-output Delay)，此为时脉信号CK和暂存器信号SB之间的一非理想延迟，并将导致恢复时脉的正确度下降。这种较细微的问题及对应解法将于下列实施例中作介绍。换言之，当锁定时，第一延迟数据信号DAD1和暂存器信号SB皆将同步于数据信号DA的位脉冲中心点处，然而，时脉信号CK却可能会领现有述中心点处一小段时间。

图8是显示根据本发明一实施例所述的相位侦测器800的示意图。图8和图2相似。在图8的实施例中，若与图2相比，相位侦测器800还包括：一时脉调整电路(Clock Tuning Circuit)860、一数据调整电路(Data Tuning Circuit)870以及一第二控制电路880。时脉调整电路860可将第一延迟时脉信号CKD1延迟一延迟时间τ3，以产生一第二延迟时脉信号CKD2，其中时脉调整电路860的延迟时间τ3可根据一第三控制信号SC3和一第四控制信号SC4进行调整。数据调整电路870可将第一延迟数据信号DAD1延迟一延迟时间τ4，以产生一第二延迟数据信号DAD2，其中数据调整电路870的延迟时间τ4亦可根据第三控制信号SC3和第四控制信号SC4进行调整。第二控制电路880可根据第一延迟时脉信号CKD1和第二延迟时脉信号CKD2来产生第三控制信号SC3和第四控制信号SC4。详细而言，相位侦测器800的一逻辑电路850可根据数据信号DA、第二延迟数据信号DAD2(而非原来第一延迟数据信号DAD1)以及暂存器信号SB来产生一上控制信号UP和一下控制信号DOWN，以控制时脉数据恢复电路100的电荷泵140。

在一些实施例中，时脉调整电路860和数据调整电路870各自可包括一延迟补偿电路(Delay Compensation Circuit)960。图9是显示根据本发明一实施例所述的延迟补偿电路960的示意图。在图9的实施例中，延迟补偿电路960包括一第五延迟单元(Delay Unit)965。第五延迟单元965可将一第六信号S6(亦即，一补偿输入信号)延迟一延迟时间τC，以产生一第七信号S7(亦即，一补偿输出信号)。第五延迟单元965的延迟时间τC可根据第三控制信号SC3和第四控制信号SC4进行调整。对于时脉调整电路860的延迟补偿电路960而言，其第六信号S6为第一延迟时脉信号CKD1，而其第七信号S7为第二延迟时脉信号CKD2；另一方面，对于数据调整电路870的延迟补偿电路960而言，其第六信号S6为第一延迟数据信号DAD1，而其第七信号S7为第二延迟数据信号DAD2。必须理解的是，虽然图9显示恰好1个延迟单元，但在其他实施例中，延迟补偿电路960可包括更多或更少个，像是2、3、4、5、6、7或是更多个延迟单元。

图10是显示根据本发明一实施例所述的延迟单元的示意图。在图10的实施例中，第五延迟单元965包括一第七P型金属氧化物半导体场效晶体管(P-channel Metal-Oxide-Semiconductor Field-Effect Transistor，PMOS Transistor)MP7、一第八P型金属氧化物半导体场效晶体管MP8、一第七N型金属氧化物半导体场效晶体管(N-channel Metal-Oxide-Semiconductor Field-Effect Transistor，NMOS Transistor)MN7、一第八N型金属氧化物半导体场效晶体管MN8以及一第二反相器(Inverter)412。第七P型金属氧化物半导体场效晶体管MP7具有一控制端、一第一端以及一第二端，其中第七P型金属氧化物半导体场效晶体管MP7的控制端用于接收第六信号S6，第七P型金属氧化物半导体场效晶体管MP7的第一端耦接至供应电位VDD，而第七P型金属氧化物半导体场效晶体管MP7的第二端耦接至一第十节点N10。第八P型金属氧化物半导体场效晶体管MP8具有一控制端、一第一端以及一第二端，其中第八P型金属氧化物半导体场效晶体管MP8的控制端用于接收第四控制信号SC4，第八P型金属氧化物半导体场效晶体管MP8的第一端耦接至第十节点N10，而第八P型金属氧化物半导体场效晶体管MP8的第二端耦接至一第十一节点N11。第七N型金属氧化物半导体场效晶体管MN7具有一控制端、一第一端以及一第二端，其中第七N型金属氧化物半导体场效晶体管MN7的控制端用于接收第三控制信号SC3，第七N型金属氧化物半导体场效晶体管MN7的第一端耦接至一第十二节点N12，而第七N型金属氧化物半导体场效晶体管MN7的第二端耦接至第十一节点N11。第八N型金属氧化物半导体场效晶体管MN8具有一控制端、一第一端以及一第二端，其中第八N型金属氧化物半导体场效晶体管MN8的控制端用于接收第六信号S6，第八N型金属氧化物半导体场效晶体管MN8的第一端耦接至接地电位VSS，而第八N型金属氧化物半导体场效晶体管MN8的第二端耦接至第十二节点N12。第二反相器412具有一输入端和一输出端，其中第二反相器412的输入端耦接至第十一节点N11，而第二反相器412的输出端用于输出第七信号S7。由于第八P型金属氧化物半导体场效晶体管MP8的一电阻值(Resistance)和第七N型金属氧化物半导体场效晶体管MN7的一电阻值可根据第三控制信号SC3和第四控制信号SC4来进行调整，第五延迟单元965的延迟时间τC为可调整的，并可由第二控制电路880所决定。与图4的实施例相似的是，延迟单元还可具有不同组态，例如：第六信号S6可耦合至最上方晶体管和最下方晶体管以外的其他晶体管的控制端。一般来说，耦接于供应电位VDD和第十一节点N11之间的二晶体管的其中一者的控制端用于接收第六信号S6，而耦接于供应电位VDD和第十一节点N11之间的二晶体管的其中另一者的控制端用于接收第四控制信号SC4；另一方面，耦接于接地电位VSS和第十一节点N11之间的二晶体管的其中一者的控制端用于接收第六信号S6，而耦接于接地电位VSS和第十一节点N11之间的二晶体管的其中另一者的控制端用于接收第三控制信号SC3。

在一些实施例中，第二控制电路880包括一慢速控制器(Slow Controller)881。图11A是显示根据本发明一实施例所述的慢速控制器881的示意图。在图11A的实施例中，慢速控制器881包括一第五D型触发器(D flip-flop)575和一第六D型触发器576。第五D型触发器575具有一数据端(D)、一时脉端(三角形符号)、一输出端(Q)以及一反相输出端其中第五D型触发器575的时脉端(三角形符号)用于接收一反相第一延迟时脉信号CKD1B，第五D型触发器575的输出端(Q)用于输出一第一慢速信号SL1，而第五D型触发器575的反相输出端反馈至其自身的数据端(D)。反相第一延迟时脉信号CKD1B与第一延迟时脉信号CKD1具有互补(Complementary)的逻辑电平，其可通过使用一反相器(Inverter)来产生。第六D型触发器576具有一数据端(D)、一时脉端(三角形符号)、一输出端(Q)以及一反相输出端其中第六D型触发器576的时脉端(三角形符号)用于接收第一延迟时脉信号CKD1，第六D型触发器576的输出端(Q)用于输出一第二慢速信号SL2，而第六D型触发器576的反相输出端反馈至其自身的数据端(D)。慢速控制器881用于模拟主要D型触发器240的时脉端至输出端延迟(Clock-to-output Delay)，其中第一慢速信号SL1和第二慢速信号SL2用于补偿主要D型触发器240的非理想特性。

在一些实施例中，第二控制电路880包括一第三调整器(Tuner)883。图11B是显示根据本发明一实施例所述的第三调整器883的示意图。在图11B的实施例中，第三调整器883包括：一第六与门(AND Gate)546、一第九N型金属氧化物半导体场效晶体管(N-channel Metal-Oxide-Semiconductor Field-Effect Transistor，NMOS Transistor)MN9、一第十N型金属氧化物半导体场效晶体管MN10、一第十一N型金属氧化物半导体场效晶体管MN11、一第二电流源(Current Source)522、一第三电容器(Capacitor)C3以及一第三切换器(Switch)533。第六与门546具有一第一输入端、一第二输入端、一第三输入端以及一输出端，其中第六与门546的第一输入端用于接收第二延迟时脉信号CKD2，第六与门546的第二输入端用于接收一反相第一慢速信号SL1B，第六与门546的第三输入端用于接收一反相第二慢速信号SL2B，而第六与门546的输出端于一第十三节点N13处输出一第三门控信号SG3。反相第一慢速信号SL1B与第一慢速信号SL1具有互补(Complementary)的逻辑电平，其可通过使用一反相器(Inverter)来产生。反相第二慢速信号SL2B与第二慢速信号SL2具有互补的逻辑电平，其可通过使用一反相器来产生。第九N型金属氧化物半导体场效晶体管MN9具有一控制端、一第一端以及一第二端，其中第九N型金属氧化物半导体场效晶体管MN9的控制端耦接至一第十四节点N14，第九N型金属氧化物半导体场效晶体管MN9的第一端耦接至接地电位VSS，而第九N型金属氧化物半导体场效晶体管MN9的第二端耦接至第十四节点N14。第二电流源522供应一第三电流至第十四节点N14。第十N型金属氧化物半导体场效晶体管MN10具有一控制端、一第一端以及一第二端，其中第十N型金属氧化物半导体场效晶体管MN10的控制端耦接至第十四节点N14，第十N型金属氧化物半导体场效晶体管MN10的第一端耦接至接地电位VSS，而第十N型金属氧化物半导体场效晶体管MN10的第二端耦接至一第十五节点N15。第十N型金属氧化物半导体场效晶体管MN10与第九N型金属氧化物半导体场效晶体管MN9共同形成一电流镜(Current Mirror)，以将供应至第十四节点N14的第三电流映射至第十五节点N15。第十一N型金属氧化物半导体场效晶体管MN11具有一控制端、一第一端以及一第二端，其中第十一N型金属氧化物半导体场效晶体管MN11的控制端耦接至第十三节点N13，第十一N型金属氧化物半导体场效晶体管MN11的第一端耦接至第十五节点N15，而第十一N型金属氧化物半导体场效晶体管MN11的第二端耦接至一第三控制节点NC3。第三控制节点NC3用于输出第三控制信号SC3。第三电容器C3耦接于第三控制节点NC3和接地电位VSS之间。第三切换器533耦接于供应电位VDD和第三控制节点NC3之间。第三切换器533根据切换控制信号SS来选择性地导通(Closed or Conducting)或是不导通(Opened or Not Conducting)。举例而言，若切换控制信号SS为高逻辑电平(High Logic Level)，则第三切换器533将会导通；而若切换控制信号SS为低逻辑电平(Low Logic Level)，则第三切换器533将不会导通。

在一些实施例中，第二控制电路880包括一第四调整器884。图11C是显示根据本发明一实施例所述的第四调整器884的示意图。在图11C的实施例中，第四调整器884包括：一第二反与门(NAND Gate)552、一第九P型金属氧化物半导体场效晶体管(P-channel Metal-Oxide-Semiconductor Field-Effect Transistor，PMOS Transistor)MP9、一第十P型金属氧化物半导体场效晶体管MP10、一第十一P型金属氧化物半导体场效晶体管MP11、一第二电流沉(Current Sink)512、一第四电容器(Capacitor)C4以及一第四切换器(Switch)534。第二反与门552具有一第一输入端、一第二输入端、一第三输入端以及一输出端，其中第二反与门552的第一输入端用于接收第二延迟时脉信号CKD2，第二反与门552的第二输入端用于接收第一慢速信号SL1，第二反与门552的第三输入端用于接收第二慢速信号SL2，而第二反与门552的输出端于一第十六节点N16处输出一第四门控信号SG4。第九P型金属氧化物半导体场效晶体管MP9具有一控制端、一第一端以及一第二端，其中第九P型金属氧化物半导体场效晶体管MP9的控制端耦接至一第十七节点N17，第九P型金属氧化物半导体场效晶体管MP9的第一端耦接至供应电位VDD，而第九P型金属氧化物半导体场效晶体管MP9的第二端耦接至第十七节点N17。第二电流沉512由第十七节点N17处汲取一第四电流。第十P型金属氧化物半导体场效晶体管MP10具有一控制端、一第一端以及一第二端，其中第十P型金属氧化物半导体场效晶体管MP10的控制端耦接至第十七节点N17，第十P型金属氧化物半导体场效晶体管MP10的第一端耦接至供应电位VDD，而第十P型金属氧化物半导体场效晶体管MP10的第二端耦接至一第十八节点N18。第十P型金属氧化物半导体场效晶体管MP10与第九P型金属氧化物半导体场效晶体管MP9共同形成一电流镜(Current Mirror)，以将由第十七节点N17处汲取的第四电流映射至第十八节点N18。第十一P型金属氧化物半导体场效晶体管MP11具有一控制端、一第一端以及一第二端，其中第十一P型金属氧化物半导体场效晶体管MP11的控制端耦接至第十六节点N16，第十一P型金属氧化物半导体场效晶体管MP11的第一端耦接至第十八节点N18，而第十一P型金属氧化物半导体场效晶体管MP11的第二端耦接至一第四控制节点NC4。第四控制节点NC4用于输出第四控制信号SC4。第四电容器C4耦接于第四控制节点NC4和接地电位VSS之间。第四切换器534耦接于第四控制节点NC4和接地电位VSS之间。第四切换器534根据切换控制信号SS来选择性地导通(Closed or Conducting)或是不导通(Opened or Not Conducting)。举例而言，若切换控制信号SS为高逻辑电平(High Logic Level)，则第四切换器534将会导通；而若切换控制信号SS为低逻辑电平(Low Logic Level)，则第四切换器534将不会导通。

初始时，第三切换器533和第四切换器534皆暂时导通，使得第三控制信号SC3电位电平预设为供应电位VDD，而第四控制信号SC4电位电平预设为接地电位VSS。此时，因为第八P型金属氧化物半导体场效晶体管MP8和第七N型金属氧化物半导体场效晶体管MN7两者皆具有最小电阻值，所以延迟补偿电路960的第五延迟单元965的延迟时间τC预设为其最小值。接下来，在调整过程中，第三切换器533和第四切换器534两者皆改为不导通且维持于不导通状态，使得第二控制电路880的第三调整器883和第四调整器884可开始微调第三控制信号SC3和第四控制信号SC4两者电位电平，此动作可改变第七N型金属氧化物半导体场效晶体管MN7和第八P型金属氧化物半导体场效晶体管MP8和两者的电阻值，以控制延迟补偿电路960的总延迟时间。在理想情况下，对于时脉调整电路860和数据调整电路870两者而言，其延迟补偿电路960的最终总延迟时间皆应恰等于主要D型触发器240的一时脉端至输出端延迟(Clock-to-output Delay)(亦即，TCQ)。

在一些实施例中，逻辑电路850包括一上控制组合电路(Up Control Combination Circuit)910。图12A是显示根据本发明一实施例所述的上控制组合电路910的示意图。在图12A的实施例中，上控制组合电路910包括：一第七与门(AND Gate)547、一第八与门548以及一第四或门(OR Gate)564。第七与门547具有一第一输入端、一第二输入端、一第三输入端以及一输出端，其中第七与门547的第一输入端用于接收数据信号DA，第七与门547的第二输入端用于接收第二延迟数据信号DAD2，而第七与门547的第三输入端用于接收反相暂存器信号SBB。第八与门548具有一第一输入端、一第二输入端、一第三输入端以及一输出端，其中第八与门548的第一输入端用于接收反相数据信号DAB，第八与门548的第二输入端用于接收一反相第二延迟数据信号DAD2B，而第八与门548的第三输入端用于接收暂存器信号SB。反相第二延迟数据信号DAD2B与第二延迟数据信号DAD2具有互补的逻辑电平，其可通过使用一反相器来产生。第四或门564具有一第一输入端、一第二输入端以及一输出端，其中第四或门564的第一输入端耦接至第七与门547的输出端，第四或门564的第二输入端耦接至第八与门548的输出端，而第四或门564的输出端用于输出上控制信号UP。

在一些实施例中，逻辑电路850包括一下控制组合电路(Down Control Combination Circuit)920。图12B是显示根据本发明一实施例所述的下控制组合电路920的示意图。在图12B的实施例中，下控制组合电路920包括：一第九与门(AND Gate)549、一第十与门540以及一第五或门(OR Gate)565。第九与门549具有一第一输入端、一第二输入端、一第三输入端以及一输出端，其中第九与门549的第一输入端用于接收数据信号DA，第九与门549的第二输入端用于接收反相第二延迟数据信号DAD2B，而第九与门549的第三输入端用于接收暂存器信号SB。第十与门540具有一第一输入端、一第二输入端、一第三输入端以及一输出端，其中第十与门540的第一输入端用于接收反相数据信号DAB，第十与门540的第二输入端用于接收第二延迟数据信号DAD2，而第十与门540的第三输入端用于接收反相暂存器信号SBB。第五或门565具有一第一输入端、一第二输入端以及一输出端，其中第五或门565的第一输入端耦接至第九与门549的输出端，第五或门565的第二输入端耦接至第十与门540的输出端，而第五或门565的输出端用于输出下控制信号DOWN。

简而言之，在图12A、12B的实施例中，上控制信号UP和下控制信号DOWN可以下列逻辑方程式(3)、(4)表示。

其中“UP”代表上控制信号UP的逻辑电平，“DOWN”代表下控制信号DOWN的逻辑电平，“DA”代表数据信号DA的逻辑电平，“DAD2”代表第二延迟数据信号DAD2的逻辑电平，“SB”代表暂存器信号SB的逻辑电平，代表反相数据信号DAB的逻辑电平，代表反相第二延迟数据信号DAD2B的逻辑电平，而代表反相暂存器信号SBB的逻辑电平。

图13A是显示根据本发明一实施例所述的慢速控制器881、第三调整器883以及第四调整器884的信号波形图。请一并参考第11A、11B、11C、13A图。第三门控信号SG3和第四门控信号SG4分别用于微调第三控制信号SC3和第四控制信号SC4两者的逻辑电平。初始时，延迟补偿电路960的延迟时间最短，使得第三门控信号SG3和第四门控信号SG4两者的脉冲宽度最宽(亦即，第三门控信号SG3的高电位脉冲最宽，且第四门控信号SG4的低电位脉冲最宽)。接着，在调整过程中，第二延迟时脉信号CKD2的上升沿(Rising Edge)逐渐对齐第二慢速信号SL2的上升沿，而第三门控信号SG3和第四门控信号SG4两者的脉冲于时间轴上将变得越来越窄。最终，当第三门控信号SG3和第四门控信号SG4两者的脉冲皆完全消失时(亦即，当第二延迟时脉信号CKD2与第二慢速信号SL2两者完全同步化时)，第三控制信号SC3和第四控制信号SC4将各自达到一稳定常数值，对于时脉调整电路860和数据调整电路870两者而言，其延迟补偿电路960的最终总延迟时间皆应恰等于主要D型触发器240的一时脉端至输出端延迟(Clock-to-output Delay)(亦即，TCQ)。此时，第二延迟时脉信号CKD2将较第一延迟时脉信号CKD1落后(Lag)一时脉端至输出端延迟(亦即，TCQ)，且第二延迟数据脉信号DAD2将较第一延迟数据脉信号DAD1亦落后一时脉端至输出端延迟(亦即，TCQ)。

图13B是当主要D型触发器240发生一时脉端至输出端延迟时，相位侦测器200的信号波形图。在非理想情况下，当前述调整过程完成后，第一延迟数据信号DAD1(和暂存器信号SB)将较数据信号DA落后半位时间(亦即，T/2)。然而，时脉信号CK的上升沿(Rising Edge)却相较于数据信号DA的脉冲中心点领先一时脉端至输出端延迟TCQ，此是由于主要D型触发器240的时脉端(三角形符号)和输出端(Q)之间的非理想延迟所导致。因时脉端至输出端延迟TCQ所引起的相位误差(Phase Error)可能会些微降低恢复的时脉的正确度。

图13C是显示根据本发明一实施例所述的相位侦测器800的信号波形图。对相位侦测器800而言，数据调整电路870还将第一延迟数据信号DAD1延迟一适当延迟时间(亦即，一时脉端至输出端延迟TCQ)，以产生第二延迟数据信号DAD2。第二延迟数据信号DAD2用于取代原本的第一延迟数据信号DAD1输入至相位侦测器800的逻辑电路850的输入端。在此设计下，因为第二延迟数据信号DAD2的时序已微调并可补偿主要D型触发器240的时脉端至输出端延迟TCQ，故时脉信号CK的上升沿将会恰好与数据信号DA的脉冲中心点互相对齐，此能避免时脉端至输出端延迟TCQ对恢复的时脉的正确度造成负面影响。必须注意的是，时脉调整电路860、数据调整电路870以及第二控制电路880均为选用元件，其用于抑制主要D型触发器240的非理想的时脉端至输出端延迟。在其他实施例中，前述选用元件亦可从相位侦测器800中移除(如相位侦测器200所示)。

本发明提供一种新颖的相位侦测器，适用于一时脉数据恢复电路(Clock Data Recovery Circuit，CDR Circuit)，总结而言，所提的设计至少具有下列优点，较传统设计更为先进：(1)本发明可使时脉数据恢复电路的电荷泵的输出控制电位更加稳定；(2)本发明可抑制时脉数据恢复电路的恢复时脉的输出抖动；以及(3)本发明亦可选择性地(Optionally)补偿时脉数据恢复电路的主要D型触发器的非理想特性。

值得注意的是，以上所述的电位、电流、电阻值、电感值、电容值以及其余元件参数均非为本发明的限制条件。设计者可以根据不同需要调整这些设定值。本发明的相位侦测器和时脉数据恢复电路并不仅限于图1-13所图示的状态。本发明可以仅包括图1-13的任何一或多个实施例的任何一或多项特征。换言之，并非所有图示的特征均须同时实施于本发明的相位侦测器和时脉数据恢复电路当中。虽然本发明的实施例使用金属氧化物半导体场效晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET)为例，但本发明并不仅限于此，本领域技术人员可改用其他种类的晶体管，例如：双极结型晶体管(Bipolar Junction Transistor，BJT)、接面场效晶体管(Junction Gate Field Effect Transistor，JFET)，或是鳍式场效晶体管(Fin Field Effect Transistor，FinFET)等等，而不致于影响本发明的效果。

在本说明书以及权利要求书中的序数，例如“第一”、“第二”、“第三”等等，彼此之间并没有顺序上的先后关系，其仅用于标示区分两个具有相同名字的不同元件。

以上所述仅为本发明较佳实施例，然其并非用以限定本发明的范围，任何熟悉本项技术的人员，在不脱离本发明的精神和范围内，可在此基础上做进一步的改进和变化，因此本发明的保护范围当以本申请的权利要求书所界定的范围为准。