一种上电复位电路的制作方法

本发明涉及模拟集成电路技术领域，特别是涉及一种带可控放电结构的上电复位电路。

背景技术：

图1为现有技术中上电复位电路的电路结构图。如图1所示，电阻R1、R2、R3对电源电压VDD进行分压，V0＝VDD*R1/(R1+R2+R3)，当VDD大于一个定值(电源电压翻转点Vtrigger点)时，V0大于NMOS管N0的阈值电压，NMOS管N0开启，V2电位被拉到地，RESET信号由高电平变到低电平。C0被用于延长V0的电压由0V上升到NMOS管N0阈值电压的时间，从而让RESET信号在电源电压超过电源电压翻转点Vtrigger后延迟一段时间才从高电平变为低电平。PMOS管P0被用于在V2电压被拉到地时，将电阻R3短路掉，使新的电源电压翻转点Vtrigger的大小降低一个窗口，防止电源微小抖动造成RESET信号不断高低变化。

然而，上述现有技术的POR(上电复位)的结构存在以下两点不足：

1、PMOS管P0作为开关管，要求它的电阻要么远大于电阻R3要么远小于电阻R3，即要求PMOS管P0的栅电压非高即低。而V2点的电压随着V0电压的上升平缓地从高变低，不能满足非高即低这个要求，最终导致电源电压翻转点Vtrigger的窗口小于预期，而且在不同工艺角(corner)和温度条件下，Vtrigger窗口大小随着PMOS管P0管跨导的变化而变化。

2、在电源断电并重新上电时，电容C0上的电荷无法经电阻R1、R2、R3快速放掉。在电源断电并上电所用时间很短的情况下，V0一直维持较高的电压，NMOS管N0始终处于导通状态，POR(上电复位电路)无法输出正常的RESET信号。

技术实现要素：

为克服上述现有技术存在的不足，本发明之目的在于提供一种上电复位电路，通过增加延迟放电电路，利用P1和P2两个开关来控制对电容C0充电和放电的时间，并将开关P1由复位信号产生电路的输出经1级反相器放大后的信号控制，开关P2由复位信号产生电路的输出经2级反相器放大后的信号控制，使得电容C0在上电复位触发(trig)后正常放电，以保证下一次下电上电能够正常输出RESET信号。

为达上述及其它目的，本发明提出一种上电复位电路，包括：

采样延迟电路，用于对电源电压VDD进行采样并延迟输出；

迟滞电路，用于在复位信号已经产生后的正常工作情况下短路部分采样电阻以对电源电压的变化产生迟滞效果，从而避免电源电压变化时错误产生复位信号；

延迟放电电路，用于电源电压未达到翻转点时对电容充电以达到延迟目的，而于电源电压达到翻转点对该电容放电以达到快速降低电容电压的目的；

复位信号产生电路，用于在所述电源电压VDD建立初期跟随电源电压VDD上升，并于电源电压VDD到达一定幅度后翻转以输出相反信号；

缓冲电路，用于对所述复位信号产生电路输出的信号进行缓冲以减小对所述复位信号产生电路的影响并增强复位信号和反相复位信号的带负载能力。

进一步地，所述延迟放电电路包括该电容以及第一可控开关、第二可控开关，当电源电压未达到翻转点时开启所述第一可控开关而关闭所述第二可控开关对所述电容充电以达到延迟目的，当电源电压达到翻转点时关闭所述第一可控开关而开启所述第二可控开关对所述电容放电以达到快速降低所述电容电压的目的。

进一步地，所述第一可控开关的一端与所述采样延迟电路的输出端、所述复位信号产生电路组成节点V0，另一端连接所述电容的一端以及所述第二可控开关的一端，所述第二可控开关的另一端与所述电容的另一端接地，所述复位信号产生电路的输出经一级放大后接所述第一可控开关的控制端，所述复位信号产生电路的输出经二级放大后接所述第二可控开关的控制端。

进一步地，所述第一可控开关与所述第二可控开关为PMOS管。

进一步地，所述第一可控开关源极与所述采样延迟电路的输出端、所述复位信号产生电路组成节点V0，漏极接第二可控开关源极和所述电容的一端，所述第二可控开关漏极接地，所述复位信号产生电路的输出经一级放大后接所述第一可控开关的栅极，所述复位信号产生电路的输出经二级放大后接所述第二可控开关的栅极。

进一步地，所述复位信号产生电路包括NMOS管N0以及电阻R0，所述NMOS管N0栅极接所述采样延迟电路形成所述节点V0，所述NMOS管N0的源极接地，漏极与所述电阻R0的一端连接形成节点V2，所述电阻R0另一端接电源电压。

进一步地，所述缓冲电路包括第一至第五反相器，所述复位信号产生电路的输出端连接所述第一反相器的输入端，所述第一反相器的输出端连接所述第二反相器的输入端以及所述第一可控开关的控制端，所述第二反相器的输出端与所述第三反相器、第五反相器的输入端以及所述第二可控开关的控制端相连，所述第三反相器的输出端连接所述第四反相器的输入端，所述第四反相器的输出端为复位信号RESET输出，所述第五反相器的输出端为反相复位信号RESETB输出。

进一步地，所述迟滞电路包括一PMOS管，所述PMOS管栅极连接所述节点V2，所述PMOS管的源极连接电源电压，漏极所述采样延迟电路。

进一步地，所述采样延迟电路包括第一至第三电阻以及一电容，所述第三电阻一端接电源电压，另一端与所述第二电阻的一端以及所述PMOS管的漏极相连组成节点V1，所述第二电阻另一端与所述第一电阻的一端以及所述复位信号产生电路、所述延迟放电电路相连组成节点V0，所述第一电阻另一端接地。

进一步地，所述第二电阻、第一电阻以及所述NMOS管栅极、所述第一可控开关一端组成所述节点V0。

与现有技术相比，本发明一种上电复位电路，通过增加延迟放电电路，利用P1和P2两个开关来控制对电容C0充电和放电的时间，并将开关管P1由复位信号产生电路40的输出经1级反相器放大后的信号控制，开关管P2由复位信号产生电路40的输出经2级反相器放大后的信号控制，使得电容C0在上电复位触发(trig)后正常放电，以保证下一次下电上电能够正常输出RESET信号。

附图说明

图1为现有技术中上电复位电路的电路结构图；

图2为本发明一种上电复位电路之较佳实施例的电路结构图；

图3为本发明一种上电复位电路之另一较佳实施例的电路结构图；

图4为现有技术与本发明的仿真结果比较图；

图5为现有技术与本发明的电源快速上下电细节比较图。

具体实施方式

以下通过特定的具体实例并结合附图说明本发明的实施方式，本领域技术人员可由本说明书所揭示的内容轻易地了解本发明的其它优点与功效。本发明亦可通过其它不同的具体实例加以施行或应用，本说明书中的各项细节亦可基于不同观点与应用，在不背离本发明的精神下进行各种修饰与变更。

图2为本发明一种上电复位电路之较佳实施例的电路结构图。如图2所示，本发明一种上电复位电路，包括：采样电路10、迟滞电路20、延迟放电电路30、复位信号产生电路40以及缓冲电路50。

其中采样电路10由电阻R1-R3组成，用于对电源电压VDD进行采样并从电阻R2及R3的公共端节点V0输出；迟滞电路20由PMOS管P0组成，用于在复位信号已经产生后的正常工作情况下短路部分采样电阻以对电源电压的变化产生迟滞效果，从而避免电源电压合理(取决于电路特点，一般为±5～10％)变化时错误产生复位信号；延迟放电电路30由电容C0和可控开关P1-P2组成，用于于电源电压未达到翻转点Vtrigger时开启可控开关P1而关闭可控开关P2对电容C0充电以达到延迟目的，于电源电压达到翻转点Vtrigger时关闭可控开关P1而开启可控开关P2对电容C0放电以达到快速降低电容电压的目的；复位信号产生电路40由NMOS管N0和电阻R0组成，用于在电源电压VDD建立初期跟随电源电压VDD上升(本实施例为高电平)，并于电源电压VDD到达一定幅度后翻转以输出相反信号(本实施例为低电平)；缓冲电路50由反相器INV1-5组成，用于对复位信号产生电路40输出的信号进行进行缓冲以减小对复位信号产生电路40的影响并增强复位信号和反相复位信号的带负载能力。

具体地，电阻R3、R0之一端、PMOS管P0之源极连接电源VDD，电阻R3另一端与电阻R2之一端以及PMOS管P0之漏极相连组成节点V1，电阻R2另一端与电阻R1之一端、可控开关P1之一端以及NMOS管N0之栅极相连组成节点V0，可控开关P1之另一端于可控开关P2之一端以及电容C0之一端相连，电阻R1之另一端、电容C0之另一端以及NMOS管N0之源极接地GND，NMOS管N0之漏极、PMOS管P0之栅极与电阻R0之另一端以及反相器INV1之输入端相连组成节点V2，反相器INV1之输出端与反相器INV2之输入端相连组成节点V3，反相器INV2之输出端与反相器INV3、INV5之输入端相连组成节点V4，反相器INV3之输出端连接反相器INV4之输入端，反相器INV4之输出端为复位信号RESET输出，反相器INV5之输出端为反相复位信号RESETB输出。

可见，本发明通过增加P1和P2两个可控开关，可控开关P1由节点V3控制，可控开关P2由节点V4控制。上电的时候，当V0没有到(电源电压翻转点Vtrigger)触发(trig)点的时候，V3恒为低电位，可控开关P1合上，V4恒为高电位，可控开关P2断开，这时保证C0接到V0节点，以保证上电触发(trig)有C0作延迟时间。而当节点V0电压高于N0的阈值电压的时候，NMOS管N0打开，节点V2被拉低，节点V3被拉到VDD电位，节点V4同时被拉低，此时，可控开关P1断开，可控开关P2合上，这时就对C0放电，这样就解决了现有电路在快速下电上电时，电容C0无法有效放电导致无法输出RESET正脉冲的问题。

图3为本发明一种上电复位电路之另一较佳实施例的电路结构图。在本实施例中，可控开关P1、P2采用PMOS管，PMOS管P1源极接NMOS管N0栅极即节点V0，PMOS管P1漏极接PMOS管P2源极和电容C0的一端，PMOS管P2漏极接地，PMOS管P1的栅极接反相器INV1的输出即节点V3，PMOS管P2的栅极接反相器INV2的输出即节点V4。

图4为现有技术与本发明的仿真结果比较图。在其他条件不变的情况下，本发明通过增加两个简单的PMOS开关，保证C0在上电复位触发(trig)后正常放电，以保证下一次下电上电能够正常输出RESET信号。图4最上面的曲线表示VDD电源:0～2.5V100ms上电，上电结束后，有一次1us的快速下电并恢复，然后2.5V～0V100ms下电，中间的曲线表示现有电路的RESET输出结果，在1us快速下电并恢复的情况下无法输出RESET信号，最下面的曲线表示本发明通过控制放电，解决了在1us快速下电放电无法RESET的问题。

图5为现有技术与本发明的电源快速上下电细节比较图。当电源电压VDD出现向下的尖毛刺(快速下电后快速上电)时，如图5最上面的曲线，现有技术的复位信号RESET只出现幅度很小的波动，如图5中间的曲线，而本发明出现明显的相应高电平即正常复位信号RESET，如图5最下面的曲线，放大的细部图更加明显，本发明不但产生了高电平且还在电压恢复后延迟出现低电平。

综上所述，本发明一种上电复位电路，通过增加延迟放电电路，利用P1和P2两个开关来控制对电容C0充电和放电的时间，并将开关管P1由复位信号产生电路40的输出经1级反相器放大后的信号控制，开关管P2由复位信号产生电路40的输出经2级反相器放大后的信号控制，使得电容C0在上电复位触发(trig)后正常放电，以保证下一次下电上电能够正常输出RESET信号。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何本领域技术人员均可在不违背本发明的精神及范畴下，对上述实施例进行修饰与改变。因此，本发明的权利保护范围，应如权利要求书所列。