载频单元时钟分配电路的制作方法

本实用新型涉及通讯设备的检测设备技术领域，更具体涉及一种载频单元时钟分配电路。

背景技术：

载频单元(含3G载频单元或者4G载频单元)的主控时钟是由多种频率组成。在对载频单元进行返修时需要对载频单元的主控时钟使用频率计进行检测。由于主控时钟的频率的种类较多，因此需要将频率计的测试接头转接到载频单元的不同接口进行检测。这就造成了一定的操作繁琐的问题；同时，反复拔插检测接头也会造成检测插头的损坏或者因为检测插头差错而导致出现误判的结果，同时传统的人工拔插检测接头对载频单元的主控时钟进行频率检测的检测效率不高。

技术实现要素：

本实用新型的目的在于公开一种载频单元时钟分配电路，用以提高对载频单元的主控时钟频率的检测效率，防止由于操作失误而导致的误判结果，并防止由于检测接头反复拔插所导致接口的损坏。

为实现上述目的，本实用新型提供了一种载频单元时钟分配电路，包括：由第一差动电路接收器D400及第一总线缓冲器D7所组成的参考时钟输入选择电路，与参考时钟输入选择电路连接的反相器D3，由第一模拟多路复用器D1及第二模拟多路复用器D4所组成的时钟输出选择电路，以及由第二差动电路接收器D603、第三差动电路接收器D602及第四差动电路接收器D2所组成的时钟输出控制电路；载频单元所发出的多路时钟信号分别通过时钟输出控制电路与第一模拟多路复用器D1及第二模拟多路复用器D4的输入管脚连接，所述反相器D3分别与第一模拟多路复用器D1及第二模拟多路复用器D4的使能信号输入管脚E连接，由参考时钟输入选择电路所输出的两路控制信号，经过反相器D3做反相处理后，由第一模拟多路复用器D1或者第二模拟多路复用器D4择一地通过输出信号线路FC_IN输出时钟信号。

作为本实用新型的进一步改进，所述输出信号线路FC_IN耦合连接第二总线缓冲器D10。

作为本实用新型的进一步改进，所述第一差动电路接收器D400、第二差动电路接收器D603、第三差动电路接收器D602及第四差动电路接收器D2为单COMS差动线路接收器。

作为本实用新型的进一步改进，所述第一差动电路接收器D400、第二差动电路接收器D603、第三差动电路接收器D602及第四差动电路接收器D2为四路单COMS差动线路接收器。

与现有技术相比，本实用新型的有益效果是：通过本实用新型，显著的提高了对载频单元的主控时钟频率的检测效率，有效防止了由于操作失误而导致的误判结果，并可防止由于检测接头反复拔插所导致接口的损坏。

附图说明

图1是本实用新型载频单元时钟分配电路的拓扑图；

图2为由第一差动电路接收器D400与第一总线缓冲器D7所组成的参考时钟输入选择电路的电路图；

图3为图1中反相器D3的电路图；

图4为第一模拟多路复用器D1与第二模拟多路复用器D4及第二总线缓冲器所组成的时钟输出选择电路的电路图；

图5为由第二差动电路接收器D603、第三差动电路接收器D602及第四差动电路接收器D2所组成的时钟输出控制电路的电路图。

具体实施方式

下面结合附图所示的各实施方式对本实用新型进行详细说明，但应当说明的是，这些实施方式并非对本实用新型的限制，本领域普通技术人员根据这些实施方式所作的功能、方法、或者结构上的等效变换或替代，均属于本实用新型的保护范围之内。

请参图1至图5所示出的本实用新型载频单元时钟分配电路的一种具体实施方式。在本实施方式中，载频单元时钟分配电路，包括：由第一差动电路接收器D400及第一总线缓冲器D7所组成的参考时钟输入选择电路，与参考时钟输入选择电路连接的反相器D3，由第一模拟多路复用器D1及第二模拟多路复用器D4所组成的时钟输出选择电路，以及由第二差动电路接收器D603、第三差动电路接收器D602及第四差动电路接收器D2所组成的时钟输出控制电路；载频单元所发出的多路时钟信号分别通过时钟输出控制电路与第一模拟多路复用器D1及第二模拟多路复用器D4的输入管脚连接，所述反相器D3分别与第一模拟多路复用器D1及第二模拟多路复用器D4的使能信号输入管脚E连接，由参考时钟输入选择电路所输出的两路控制信号，经过反相器D3做反相处理后，由第一模拟多路复用器D1或者第二模拟多路复用器D4择一地通过输出信号线路FC_IN输出时钟信号。优选的，如图4所示，该输出信号线路FC_IN耦合连接第二总线缓冲器D10。其中，第一差动电路接收器D400、第二差动电路接收器D603、第三差动电路接收器D602及第四差动电路接收器D2为单COMS差动线路接收器；进一步的，所述第一差动电路接收器D400、第二差动电路接收器D603、第三差动电路接收器D602及第四差动电路接收器D2为四路单COMS差动线路接收器。

在本实施方式中，所有电路或者元器件均集成于PCB。参图4所示，载频单元具有9路时钟信号，即MEAS CLOCK0～MEAS CLOCK8；其中，MEAS CLOCK0～MEAS CLOCK7分别与第一模拟多路复用器D1的输入管脚IN0～IN7连接，MEAS CLOCK7与第二模拟多路复用器D4的输入管脚IN0连接。第一模拟多路复用器D1与第二模拟多路复用器D4均为74HC4051芯片，第一模拟多路复用器D1的输出管脚S0、输出管脚S1、输出管脚S2，以及第二模拟多路复用器D4的输出管脚S0、输出管脚S1、输出管脚S2耦合连接，并形成时钟信号输出选择线路IN_SEL_A、时钟信号输出选择线路IN_SEL_B、时钟信号输出选择线路IN_SEL_C。第一模拟多路复用器D1的使能信号由IN_SEL_D来控制。第一模拟多路复用器D1的输出管脚OUT与第二模拟多路复用器D4的输出管脚OUT耦合连接至输出信号线路FC_IN连接至频率计，以进行载频单元的时钟信号经过分配后进行时钟频率的测量。第一模拟多路复用器D1的使能信号输出管脚E与第二模拟多路复用器D4的使能信号输出管脚E相互独立。

参图2所示，由脉冲发生器模拟的2Mhz的E1信号及GPS产生的10Mhz的时钟参考信号通过参考时钟输入选择电路来确定输出参考信号。具体的，在本实施方式中，该参考时钟输入选择电路包括芯片DS90LV018A、74LV125A组成，并支持差分信号。

时钟参考信号输入第一差动电路接收器D400后输出控制信号OUT_CH_A及输出控制信号OUT_CH_B。第一总线缓冲器D7控制上述控制信号OUT_CH_A及输出控制信号OUT_CH_B，并根据上述两种输出控制信号电平的高低变化，以决定由哪一路进行输出控制信号的输出。

输出控制信号OUT_CH_A及输出控制信号OUT_CH_B经过反相器D3得到反相信号IN_SEL_D_INV，并将该反相信号IN_SEL_D_INV输入至第二模拟多路复用器D4的使能信号输入管脚E，而第二模拟多路复用器D4的使能信号由反相器D3的由OUT3管脚所输出的反相信号IN_SEL_D_INV进行提供并控制使能信号的输入，第一模拟多路复用器D1的使能信号由IN_SEL_D进行控制。

当IN_SEL_D呈低电平时，IN_SEL_D_INV呈高电平，第一模拟多路复用器D1工作，而第二模拟多路复用器D4不工作；反之，当IN_SEL_D呈高电平时，IN_SEL_D_INV呈低电平，第一模拟多路复用器D1不工作，而第二模拟多路复用器D4工作。因此，第一模拟多路复用器D1与第二模拟多路复用器D4在同一时刻确保只有一个模拟多路复用器处于工作状态。载频单元所输出的9路时钟信号(MEAS CLOCK0～MEAS CLOCK8)分别计入第一模拟多路复用器D1与第二模拟多路复用器D4的输入管脚，从而形成“多路时钟信号输入-一路时钟信号输出”，并最终由输出信号线路FC_IN输出时钟信号，并通过频率计对载频单元的时钟信号的频率进行检测。其中可通过第一模拟多路复用器D1所形成的时钟信号输出选择线路IN_SEL_A、时钟信号输出选择线路IN_SEL_B、时钟信号输出选择线路IN_SEL_C及时钟信号输出选择线路IN_SEL_D的电平信号，以对载频单元中主控时钟的时钟频率进行检测。

具体的，载频单元所输出的9路时钟信号与时钟信号输出选择线路的关系如下表一所示。

表一

其中，当输出控制信号OUT_CH_A呈低电平而输出控制信号OUT_CH_B处于高电平时，输出10Mhz的参考时钟频率；当输出控制信号OUT_CH_A呈高电平而输出控制信号OUT_CH_B处于低电平时，输出2Mhz的参考时钟频率。

输出控制信号OUT_CH_A及输出控制信号OUT_CH_B经过反相器D3进行反相处理后，最终输出至被检测设备(即载频单元)，从而检测被检测设备的时钟信号接收状况是否良好及正常。

由于时钟信号MEAS CLOCK0～MEAS CLOCK8均为差分信号，因此在本实施方式中，可通过时钟输出控制电路中的第二差动电路接收器D603、第三差动电路接收器D602及第四差动电路接收器D2作信号转换处理。其中第二差动电路接收器D603、第三差动电路接收器D602及第四差动电路接收器D2中包括芯片DS90LV018A。

通过本实用新型，显著的提高了对载频单元的主控时钟频率的检测效率，有效防止了由于操作失误而导致的误判结果，并可防止由于检测接头反复拔插所导致接口的损坏。

上文所列出的一系列的详细说明仅仅是针对本实用新型的可行性实施方式的具体说明，它们并非用以限制本实用新型的保护范围，凡未脱离本实用新型技艺精神所作的等效实施方式或变更均应包含在本实用新型的保护范围之内。

此外，应当理解，虽然本说明书按照实施方式加以描述，但并非每个实施方式仅包含一个独立的技术方案，说明书的这种叙述方式仅仅是为清楚起见，本领域技术人员应当将说明书作为一个整体，各实施例中的技术方案也可以经适当组合，形成本领域技术人员可以理解的其他实施方式。