一种基于单调性电容开关的模数转换器的制作方法

本实用新型涉及电子电路技术领域，尤其涉及一种基于单调性电容开关的模数转换器。

背景技术：

A/D 转换器是连接模拟系统与数字信号处理系统重要的桥梁，在数字信号处理技术及无线通信领域的广泛应用，使得对基于 CMOS 工艺的 ADC（ Analog-to-digital converter，模数转换器）的需求量日益增加，尤其是对高速度、高精度、低功耗、低成本的 ADC。 SAR（ Successive Approximation Register，逐次 逼近型） A/D 转换电路的分辨率与其他类型ADC相比较，面积小，功耗也相对较低，采样速度中等。

随着便携式设备和无线传感等应用领域的兴起，应用系统对数据处理速度和低功耗的要求越来越高。

技术实现要素：

本实用新型所要解决的技术问题是针对背景技术的不足提供了一种基于单调性电容开关的模数转换器。

本实用新型为解决上述技术问题采用以下技术方案：

一种基于单调性电容开关的模数转换器，包括非交叠时钟、自举开关、比较器、内部时钟产生单元、DAC控制逻辑单元、异步延时逻辑单元、DAC电容阵列，其中，非交叠时钟的CLK输入端连接采样信号，非交叠时钟的CLK_1N输出端和CLK_2N输出端分别连接自举开关的CLK_1N输入端和CLK_2N输入端，自举开关的Vin输入端连接输入信号，自举开关的Vout输出端分别连接比较器的VIN输入端和DAC电容阵列的输出端；比较器的Vbias偏置端接偏置电压模块；比较器的两个输出端，一方面连接一个与门的两输入端，比较器的Valid输出端连接内部时钟产生单元的Valid输入端,内部时钟产生单元的SAMPLE输入端连接采样信号，内部时钟产生单元的C1输出端至C10输出端分别与DAC控制逻辑单元的C1输入端至C10输入端对应连接；比较器的两个输出端另一方面分别与DAC控制逻辑单元的OUTN输出端和OUTP输出端对应连接；DAC控制逻辑单元的CAP_N输出端连接对应的DAC电容阵列的输入端；DAC控制逻辑单元的CN端和CP端分别连接异步延时逻辑单元的CNi输入端和CPi输入端，内部时钟产生单元的C2-C10端连接异步延时逻辑单元的C2-C10端,异步延时逻辑单元的Si2至Si10输出端接入对应S2至S10输入端，比较器的Valid输出端连接异步延时逻辑单元的Valid输入端,内部时钟产生单元C1输出端连接异步延时逻辑单元的C1输入端,V_CLC输出端连接比较器的V_CLC输入端，外设参考电压Vref输出端连接DAC控制逻辑单元的Vref输入端。

作为本实用新型一种基于单调性电容开关的模数转换器的进一步优选方案，所述输入信号为有两路幅度相同，频率相反的输入信号。

作为本实用新型一种基于单调性电容开关的模数转换器的进一步优选方案，所述DAC电容阵列采用五五分段电容。

本实用新型采用以上技术方案与现有技术相比，具有以下技术效果：

1、本实用新型采用单调性电容开关过程，同时电容阵列采用五五分段电容，功耗降低，版图面积进一步减小，测得的功耗为0.775mW,小于同结构的功耗；

2、本实用新型采用的异步延时逻辑单元，只要保证延时电路的延时时间大于对应电容阵列充放电的时间，异步控制就能够正常产生；

3、本实用新型采样保持电路加入非交叠时钟可以提升线性度；

4、本实用新型比较器中加入M9可以提高电压分辨率和后仿中的比较速度。

附图说明

图1是本实用新型的整体系统结构图；

图2是本实用新型比较器的电路图；

图3是本实用新型非交叠时钟的电路图；

图4是本实用新型自举开关的电路图；

图5是本实用新型内部时钟产生单元电路图；

图6是本实用新型DAC控制逻辑单元电路图；

图7是本实用新型异步延时逻辑单元电路图。

具体实施方式

下面结合附图对本实用新型的技术方案做进一步的详细说明：

如图1所示，一种基于单调性电容开关的模数转换器，包括非交叠时钟、自举开关、比较器、内部时钟产生单元、DAC控制逻辑单元、异步延时逻辑单元、DAC电容阵列，其中，非交叠时钟的CLK输入端连接采样信号，如图4所示，非交叠时钟的CLK_1N输出端和CLK_2N输出端分别连接相对应的自举开关的CLK_1N输入端和CLK_2N输入端输入端，自举开关的Vin输入端连接输入信号，自举开关的Vout输出端分别连接比较器的VIN输入端和DAC电容阵列的输出端；比较器的Vbias偏置端接偏置模块；比较器的两个输出端，一方面连接一个与门的两输入端，比较器的Valid输出端连接内部时钟产生单元的Valid输入端,内部时钟产生单元的SAMPLE输入端连接采样信号，内部时钟产生单元的C1输出端至C10输出端分别与DAC控制逻辑单元的C1输入端至C10输入端对应连接；比较器的两个输出端另一方面分别与DAC控制逻辑单元的OUTN输出端和OUTP输出端对应连接；DAC控制逻辑单元的CAP_N(P)输出端连接对应的DAC电容阵列的输入端；DAC控制逻辑单元的CN端和CP端分别连接异步延时逻辑单元的CNi输入端和CPi输入端，内部时钟产生单元的Ci端连接异步延时逻辑单元的Ci端,异步延时逻辑单元的Si2至Si10输出端接入对应S2至S10输入端，比较器的Valid输出端连接异步延时逻辑单元的Valid输入端,如图5所示，内部时钟产生单元C1输出端连接异步延时逻辑单元的C1输入端,V_CLC输出端连接比较器的V_CLC输入端，外设参考电压Vref输出端连接DAC控制逻辑单元的Vref输入端。本实用新型采用单调性电容开关过程，同时电容阵列采用五五分段电容，功耗降低，版图面积进一步减小，测得的功耗为0.775mW,小于同结构的功耗；本实用新型采用的异步延时逻辑单元，只要保证延时电路的延时时间大于对应电容阵列充放电的时间，异步控制就能够正常产生；采样保持电路加入非交叠时钟可以提升线性度；比较器中加入M9可以提高电压分辨率和后仿中的比较速度。

为了克服同步时钟控制电路需要N+1(或者N+2)倍的内部时钟作为电路主时钟，采用一种新的异步延时逻辑单元如图7所示，异步时钟可以通过内部逻辑电路产生；为了克服单调型电容阵列占用的版图面积过大，采用分段电容，降低功耗的同时减小版图面积；为了提高采保电路的线性度，加入非交叠时钟可以进一步改善性能；在后仿时，为了提高比较器的可分辨电压范围和比较速度，加入M9，如图2所示；

含有非交叠时钟的采样电路如图3所示：CLK_1N是与 CLK 同相的时钟，CLK_2N是 CLK_1N的非交叠反相时钟。CLK_1N为低电平时，采样开关M10关断，M1,M3,M4,M8,M9导通，其余各管关断，节点1的电压被充电到VDD,节点2的电压充电到地，节点3充电到VDD，节点4放电到地，此时的电容电荷量是VDDC；CLK_1N为高电平时，采样开关M10开启，M7,M5,M6导通，采样管的栅端电压等于VDD+Vin，Vout等于Vin.比较器电路：V_CLC为高，Valid为低；V_CLC为低时，M3，M4端比较两输入电压，由于M5和M6构成的交叉耦合具有正反馈作用，VOUTN,VOUTP其中一端变高，另一端变低，Valid变为高，触发内部时钟信号Ci.假设 Vin>Vip，即节点 3 电压上升的速度要比节点 4 的快，当节点 3 增大到使得 M6 管导通时，电路内部形成正反馈，最终节点 3 上升到一个较高电平值，节点 4放电至 0，整个比较过程完成。然后V_CLC信号再次变为高电平，比较器进入复位阶段。如图6所示，DAC控制逻辑单元：内部时钟信号 Ci 输入到与门之前要经过一段时间延迟，这是为了保证当OUTN(OUTP)完全稳定后，时钟 Ci 再开启两输入与门。假设 Ci 在 OUTN(OUTP)刚开始变化的时候已传输至与门，OUTN(OUTP)由高电平变为低电平，由于在变化开始时OUTN(OUTP)的电平值较高，电容驱动信号电压将由低电平上升，但最终仍将稳定在低电平，即电容驱动信号电压会包含有一个尖的脉冲信号，该脉冲尖峰会延长 DAC 的稳定时间，从而降低整个系统的转换速度。异步延时逻辑单元：在采样阶段，Valid信号为低电平，转换阶段,第一次比较时，Valid为高，内部时钟序列C1变高，C1触发DAC控制逻辑单元,CAPDrive_ni(pi)有一端信号变高，电容阵列重新分布，异步延时逻辑单元S2变高，异步信号V_CLC变低，比较器复位，第二次比较时，Valid信号变高，C2为低时，A点连接VDD和GND,A点此时可以看做低，C2变高，S2变低，V_CLC变低，依次循环10次。异步延时逻辑单元在电容充放电之后开始工作，只要保证延时电路的延迟时间大于对应电容阵列充放电的时间，ADC可以正常工作。

单调性电容阵列相比于传统结构，功耗只需要约81%，分段电容进一步降低功耗。单调性电容开关过程所具有的特点是：1 全差分结构可以抑制电源噪声，共模抑制比也较好2输入端经过采样后得到电压(VIP,VIN)，直接进入第一次比较，没有消耗能量。假设VIP>VIN,Valid信号为高，触发内部时钟信号，对应P端的最高信号位(MSB)为1，相应的电容连接到地，另一端保持不变,此时VIP=VIP-Vref/2；经过一段时间，比较器复位,输入端进入比较，保持这一循环，直到最低信号位（LSB）位确定。

图7是本实用新型异步延时逻辑单元电路图：这一单元根据内部时序产生异步控制信号。采样结束后，系统进入转换阶段。SAMPLE信号变为低电平，此时 A、B 均为低电平，V_CLC 由高电平变为低电平，比较器开始比较差分输入端的电平值，当比较器两端的输出电平相差较大的电压值时，Valid 信号由低电平变为高电平。Valid 信号电平由低到高的变化，一方面触发内部时钟产生单元，即使得 C1 由低电平变为高电平，C1 的上升沿触发 DAC 控制逻辑单元，使相应的电容进行充放电；另一方面，高电平的 Valid 信号使电源对节点 A 进行充电，由于没有其他的放电通路，节点 A将被充电到 V_DD，等到 C1 变为高电平时，节点 B 由低电平变为高电平，即V_CLC信号由低电平变为高电平。高电平值的 V_CLC信号使得比较器复位，两端输出低电平，Valid 信号变为低电平，即关断节点 A 与 V_DD 的通路。当电容驱动信号 CapDrive_n1 与 CapDrive_p1 相异时，即电容驱动信号有一端由低电平变为高电平，相对应的电容开始放电至地，同时相异的电容驱动信号使得 S2 由低电平变为高电平，节点 A 由 V_DD 被放电至地，通过一定的延迟，V_CLC 信号由高电平变为低电平，比较器进入比较状态。比较器完成比较后，两端输出的不同电平值使得 Valid 信号再由低电平变为高电平。一方面，经过一定的时间延迟，Valid 信号的上升沿触发内部时钟产生单元，使得 C2 由低电平变为高电平；另一方面，由于 Valid 信号变为高电平，节点 A 到 VDD 之间形成导电通路，但此时 S2 依旧为高电平，即节点 A 与地之间仍有导电通路，在该异步延迟逻辑单元中 P 管的尺寸与 N 管的尺寸相同，则可知尽管节点 A 此时既有到 VDD 的通路也有到地的通路，但其电平值依然较小，可视为低电平值。当 C2 电平值变为高电平时，S2 的电平值由高电平变为低电平值，节点 A 此时只有接到 VDD 的导电通路。经过一段时间延迟后，V_CLC变为高电平，比较器复位，输出相同的两个低电平值，Valid 信号再度变为低电平，节点 A与 VDD 的通路被切断。当 C2 使得电容驱动信号 CapDrive_n2 与 CapDrive_p2 其中之一变为高电平时，即某一位电容开始对地放电，S3也变为高电平，节点 A 由电平值 V_DD 向地电平放电，经过一段时间延迟后，V_CLC信号电平变为低电平，比较器再次进入比较阶段。依次循环10次。

如图3所示，非交叠时钟的电路图：由于反向器产生的两相时钟有较大的交叠部分，使得采样开关导通时关断的MOS管也导通，导致存贮在电荷上的电容会有部分消失从而改变自举开关的栅源电压，引入开关非线性误差，降低S/H的开关线性度。非交叠时钟中，CLK可以产生两路反向非交叠时钟CLK_2N,CLK_1N,可以有效地避免交叠，从而提升S/H的线性度。

本技术领域技术人员可以理解的是，除非另外定义，这里使用的所有术语具有与本实用新型所属领域中的普通技术人员的一般理解相同的意义。还应该理解的是，诸如通用字典中定义的那些术语应该被理解为具有与现有技术的上下文中的意义一致的意义，并且除非像这里一样定义，不会用理想化或过于正式的含义来解释。

以上实施例仅为说明本实用新型的技术思想，不能以此限定本实用新型的保护范围，凡是按照本实用新型提出的技术思想，在技术方案基础上所做的任何改动，均落入本实用新型保护范围之内。上面结合附图对本实用新型的实施方式作了详细说明，但是本实用新型并不限于上述实施方式，在本领域普通技术人员所具备的知识范围内，还可以再不脱离本实用新型宗旨的前提下做出各种变化。