本实用新型属于信号源领域，具体涉及一种DDS信号源时钟发生电路及信号源。
背景技术：
目前，对于直接数字式频率合成器DDS(Direct Digital Synthesizer)类信号源，基本采用时钟固定和采样率固定的方式产生所需的波形，固定的时钟和固定采样率优点是实现技术相对较简单，成本较低。但缺点是产生周期性的信号时，由于DDS本身的原因，当相位累加到最大值，存在相位溢出的情况，导致每个周期的信号不能同时从同一个点开始产生，主要表现在采样率和波形频率不能整除的时候最为明显，当产生的是采样率和波形频率不能整除的脉冲波的情况下，在示波器上观察生成的脉冲波的波形，可以观察到脉冲波除了触发边沿外，其他边沿存在一个采样率周期的抖动的情况。
技术实现要素：
针对上述问题，本实用新型的目的是提供一种DDS信号源时钟发生电路及信号源，以克服生成的波形在每个周期的起始点不一致的缺点。
为实现上述目的，本实用新型采取以下技术方案：
本实用新型中的一种DDS信号源时钟发生电路，包括：ARM处理器，第一DDS模块，第二DDS模块，PLL模块，第一DAC模块以及比较器模块，所述ARM处理器根据波形输出频率以及参考频率计算第一参考频率，并发送给所述第一DDS模块，由所述第一DDS模块根据所述参考频率生成所述第一参考频率的正弦波信号并输出至第一DAC模块，由所述第一DAC模块进行数模转换后输出给比较器模块，由所述比较器模块生成方波信号后反馈至PLL模块进行倍频成采样率时钟信号，由所述PLL模块将所述采样率时钟信号发送给第二DDS模块以提供整数时钟信号。
上述DDS信号源时钟发生电路，优选的，所述时钟发生电路包括：第二DAC模块，用于接收根据整数时钟信号所产生的数据并进行数模转换。
上述DDS信号源时钟发生电路，优选的，所述方波信号的占空比为50％。
上述DDS信号源时钟发生电路，优选的，所述正弦波信号的频率为1/8的第一参考频率。
上述DDS信号源时钟发生电路，优选的，所述第一DDS模块进一步包括：相位累加器，相位累加值寄存器以及只读存储器,所述相位累加器对频率控制字进行累加，所述相位累加值寄存器用于缓存相位值，同时将所述相位值反馈至所述相位累加器以累加下一个相位值，所述只读存储器用于存储正弦波数字化后的波形数据。
上述DDS信号源时钟发生电路，优选的，所述PLL模块为数字锁相环。
本实用新型中的一种信号源，包括：如上所述的DDS信号源时钟发生电路。
本实用新型中的一种DDS信号源时钟发生电路及信号源满足生成的波形在每个周期的起始点能保持一致而产生稳定的数据输出，最终解决常规的DDS类信号源所带来的缺陷。
附图说明
图1是本实用新型实施例提供一种DDS信号源时钟发生电路的示意图；
图2是本实用新型实施例所提供的第一DDS模块的结构示意图。
具体实施方式
下面结合附图和实施例对本实用新型进行详细的描述。
本实用新型实施例提供一种DDS信号源时钟发生电路，如图1所示，所述时钟发生电路包括：ARM(Advanced RISC Machines)处理器1，第一DDS(DirectDigital Synthesizer)模块21，第二DDS模块22，PLL(Phase Locked Loop)模块23，第一DAC(Digital Analogue Converter)模块3以及比较器模块4，所述ARM处理器1根据波形输出频率以及参考频率计算第一参考频率，并发送给所述第一DDS模块21，由所述第一DDS模块21根据所述参考频率生成所述第一参考频率的正弦波信号并输出至第一DAC模块3，由所述第一DAC模块3进行数模转换后输出给比较器模块4，由所述比较器模块4生成方波信号后反馈至PLL模块23进行倍频成采样率时钟信号，由所述PLL模块23将所述采样率时钟信号发送给第二DDS模块22以提供整数时钟信号。较佳的，第一参考频率Fref1为参考频率Fref与波形输出频率Fout比值的整数部分再与波形输出频率Fout的乘积。具体如公式1及公式2所示：
取D的值计算得到第一参考频率Fref1：
Fref1＝FOut*D 公式2，
其中，D为参考频率Fref与波形输出频率Fout比值的整数部分，d为参考频率Fref与波形输出频率Fout比值的小数部分。经过计算得到的第一参考频率Fref与波形输出频率Fout之间总是能满足整除的条件。
随后通过第一DDS模块根据参考频率Fref的时钟生成第一参考频率Fref1的正弦波信号，并将该正弦波信号输出至第一DAC模块，第一DAC模块对正弦波信号进行数模转换，并输出至比较器模块。较佳的，所述比较器模块为一个模拟比较器，其可以根据第一DAC模块的输出生成一个TTL方波信号Fref2，Fref2是一个非标准的动态值，将Fref2信号当作时钟信号反馈输入到PLL模块中，由PLL模块进行倍频，生成一个稳定的采样率时钟信号Fsample，以给第二DDS模块22提供整数时钟信号。
较佳的实施例中，可将上述实施例中的第一DDS模块，第二DDS模块以及PLL模块通过FPGA技术来实现，以提高时钟发生电路的集成度。
本实用新型实施例所述的DDS信号源时钟发生电路通过使第一参考频率Fref1与波形输出频率Fout之间满足整除的条件，保证所产生的波形与采样率处于整除的状态，通过模拟比较器以及PLL的设置，以向第二DDS模块提供稳定的整数时钟信号，使得第二DDS模块按照新产生的采样率时钟信号进行计算，计算的频率控制字都为整数倍的关系，从而生成的波形在每个周期的起始点能保持一致而产生稳定的数据输出，最终解决常规的DDS类信号源所带来的缺陷。
本实用新型实施例所提供的DDS信号源时钟发生电路，较佳的，如图1所示，所述时钟发生电路还包括：第二DAC模块5，用于接收根据整数时钟信号所产生的数据并进行数模转换，由第二DDS模块提供的稳定的整数时钟信号，从而产生稳定的数据输出到第二DAC模块5中进行数模转换。
较佳的，本实用新型实施例中的一种DDS信号源时钟发生电路中，所述方波信号TTL的占空比为50％。
本实用新型实施例所提供的DDS信号源时钟发生电路，较佳的，所述正弦波信号的频率为1/8的第一参考频率。具体的，当计算得出第一参考频率Fref1后，使用第一DDS模块以及参考频率Fref生成频率为1/8的第一参考频率Fref1的正弦波信号。
本实用新型实施例所提供的DDS信号源时钟发生电路，较佳的，如图2所示，所述第一DDS模块21进一步包括：相位累加器211，相位累加值寄存器(DFF)212以及只读存储器(ROM)213,所述相位累加器211对频率控制字进行累加，所述相位累加值寄存器212用于缓存相位值，同时将所述相位值反馈至所述相位累加器211以累加下一个相位值，所述只读存储器213用于存储正弦波数字化后的波形数据。具体的，由ARM处理器计算频率控制字Freq_word并提供给相位累加器211进行累加；相位累加值寄存器212缓存相位值，同时将缓存的相位值反馈到相位累加器211进行累加下一次的相位值，只读存储器213储存了正弦波数字化后的波形数据，可以通过相位累加值寄存器212输出的48位相位数据读取只读存储器213中正弦波数字化后的波形数据，也即正弦波的值。
较佳的，在本实用新型实施例中数据采用48位的宽度，其频率可以精确到0.8uHz，符合本实用新型实施例的应用场景。具体的，频率控制字Freq_word位宽越宽，频率精度越高，根据实际情况来定。也即在其他实施例中，也可以根据需求采用不同位宽的频率控制字。只读存储器213中存储的为正弦波数字化后的波形数据，通过相位累加值寄存器212输出的48位相位数据读取只读存储器213中正弦波的值。较佳的，由于ROM大小受资源限制，所以在读取之前需要将48位数据进行截位，在第一DDS模块21中取高10位的数据，在第二DDS模块22中取高16位数据。具体的，在第一DDS模块21中为了产生高频的时钟Fref2信号，而且其外围电路有第一DAC模块和比较器模块的存在，因此取高10位的数据对生成的信号质量基本没有影响，而在第二DDS模块22中由于产生的信号频率范围较广，但是第二DAC垂直有效值为16位，为了兼顾低频信号，所以取高16位数据，既能保证信号质量，也不浪费硬件资源。正弦波信号从FPGA输出到第一DAC模块3，再由比较器模块4生成TTL电平的方波信号Fref2，由于第一DDS模块内部48位高精度相位和模拟比较器的特性使得Fref2抖动较小。这样更利于比较器模块4的输出信号Fref2作为FPGA内部生成波形的时钟源，同时将比较器模块4输出的方波信号Fref2连接到FPGA的专用时钟I/O管脚上，在内部例化一个数字锁相环，由于数字据锁相环具有输入动态范围大，在整数倍倍频和分频的情况下性能同模拟锁相环接近，所以这里用数字锁相环23模块对比较器模块4的输入方波进行8倍频，产生第二DDS模块所需的时钟Fsample，第二DDS模块22按照新产生的Fsample时钟频率进行计算，计算的频率字都为整数倍的关系，从而生成的波形每个周期的起始点能保持一致，解决常规的DDS带来的缺陷。
本实用新型实施例还提供一种信号源，具体的，所述信号源包括如上任意一实施例所述的DDS信号源时钟发生电路。
本实用新型实施例所述的一种信号源在增加一个模拟比较器的方案中，相比较外围增加锁相环的方案要便宜，且外围锁相环响应时间慢于FPGA内部数字锁相环，而且输入动态范围比较小，在性能上使用本实用新型实施例的方案优于外部锁相环的方案，更优于传统固定采样率和固定时钟方式。总体来讲在成本几乎没有增加的情况下有效提升性能和波形质量。
综上所述，通过本实用新型实施例所述的一种DDS信号源时钟发生电路及信号源，通过使第一参考频率Fref1与波形输出频率Fout之间满足整除的条件，保证所产生的波形与采样率处于整除的状态，通过模拟比较器以及PLL的设置，以向第二DDS模块提供稳定的整数时钟信号，使得第二DDS模块按照新产生的采样率时钟信号进行计算，计算的频率控制字都为整数倍的关系，从而生成的波形在每个周期的起始点能保持一致而产生稳定的数据输出，最终解决常规的DDS类信号源所带来的缺陷。
本实用新型不局限于上述最佳实施方式，任何人在本实用新型的启示下都可得出其他各种形式的产品，但不论在其形状或结构上作任何变化，凡是具有与本申请相同或相近似的技术方案，均落在本实用新型的保护范围之内。