刷新电路、方法、芯片及数据传输系统与流程

本申请涉及数据隔离传输领域，具体而言，涉及一种刷新电路、方法、芯片及数据传输系统。

背景技术：

数字隔离器可以通过对输入信号的边沿进行编解码进而传输信号，编码后的信号具有较高的频率分量，比较容易穿过由隔离器件形成的隔离屏障，从而实现在具有高电压差的电路之间进行信号传递。

但是，在传统的传输过程中，系统的接收端在因突发情况而得到错误信号后难以及时恢复正常。

技术实现要素：

本申请实施例的目的在于提供一种刷新电路、方法、芯片及数据传输系统，用以改善现有技术中系统的接收端在因突发情况而得到错误信号后难以及时恢复正常的问题。

第一方面，本申请实施例提供一种刷新电路，该刷新电路包括高阻态控制电路、上拉刷新电路、下拉刷新电路；

所述高阻态控制电路的输入端用于接收目标输入信号，所述目标输入信号的逻辑状态为第一逻辑或第二逻辑，所述第一逻辑与所述第二逻辑为相反的逻辑状态；

所述高阻态控制电路的输出端与所述上拉刷新电路连接；

所述高阻态控制电路的输出端还与所述下拉刷新电路连接；

所述高阻态控制电路的输出端还经过一隔离器件与外部接收器连接；

其中，在所述目标输入信号的逻辑状态在预设时长内维持不变，且所述高阻态控制电路的输出为高阻态时，所述上拉刷新电路根据所述目标输入信号对所述高阻态控制电路的输出信号进行上拉，或，所述下拉刷新电路根据所述目标输入信号对所述高阻态控制电路的输出信号进行下拉，以得到刷新信号。

通过上述刷新电路，由于高阻态刷新电路可以在输出高阻态的情况下被上拉刷新电路进行上拉或被下拉刷新电路进行下拉，以此能够完成在高阻态下的刷新动作。这使得在目标输入信号的逻辑状态在一段时间内维持不变时，刷新电路能够在高阻态下向接收器发送刷新信号，从而使得接收端可根据刷新电路的刷新信号及时进行数据纠正、恢复。

结合第一方面，在一种可能的设计中，所述高阻态控制电路包括第一延时器、刷新控制器、高阻态控制模块；

所述第一延时器，用于根据所述目标输入信号产生经过第一延时的第一延时信号；所述刷新控制器，用于根据所述目标输入信号输出刷新使能信号；所述高阻态控制模块，用于根据所述第一延时信号以及所述刷新使能信号输出高阻态。

通过上述结构，可以基于目标输入信号得到刷新使能信号，高阻态控制模块可根据刷新使能信号以及第一延时信号输出高阻态，得到一种可输出高阻态的刷新电路。

结合第一方面，在一种可能的设计中，所述高阻态控制模块包括第一逻辑电路、第二逻辑电路、目标反相器；

所述第一逻辑电路用于根据所述第一延时信号、所述刷新使能信号输出第一反相控制信号；所述第二逻辑电路用于根据所述第一延时信号、所述刷新使能信号输出第二反相控制信号；所述目标反相器用于根据所述第一反相控制信号、所述第二反相控制信号输出高阻态。

通过上述结构给出了高阻态控制电路的一种可能的实现方式，以此能够让目标反相器基于第一延时信号、刷新使能信号这两种信号输出高阻态。

结合第一方面，在一种可能的设计中，所述目标反相器包括第一PMOS管、第一NMOS管；

所述第一PMOS管的栅极与所述第一逻辑电路连接，所述第一PMOS管的源极接电源，所述第一PMOS管的漏极与所述第一NMOS管的漏极连接；所述第一NMOS管的栅极与所述第二逻辑电路连接，所述第一NMOS管的源极接地。

通过上述结构，在高阻态控制电路输出高阻态的情况下，允许上拉或下拉刷新电路对目标反相器的输出节点进行线性充电或放电，得到刷新信号。

结合第一方面，在一种可能的设计中，所述上拉刷新电路包括第一电流镜、上拉控制电路；

所述上拉控制电路的两个输入端分别用于接收刷新使能信号、所述目标输入信号；所述上拉控制电路的输出端与所述第一电流镜连接；所述第一电流镜用于对所述高阻态控制电路的输出端进行线性充电。

通过上述结构，可以通过上拉控制电路控制第一电流镜的开启或关断，在第一电流镜开启时，对高阻态控制电路的输出端进行线性充电。

结合第一方面，在一种可能的设计中，所述上拉控制电路包括第三逻辑电路、上拉开关管；所述上拉开关管的控制端与所述第三逻辑电路的输出端连接，所述上拉开关管的输出端与所述第一电流镜连接；所述第三逻辑电路，用于在所述目标输入信号为第二逻辑且所述刷新使能信号为第一逻辑时，输出逻辑状态为第二逻辑的上拉刷新控制信号；所述第三逻辑电路还用于，在所述目标输入信号非第二逻辑，和/或所述刷新使能信号非第一逻辑时，输出逻辑状态为第一逻辑的上拉刷新控制信号。

通过上述结构提供了一种上拉刷新电路的可能的结构，由第三逻辑电路输出的上拉刷新控制信号控制上拉开关管的导通或关断，在上拉开关管导通时，第一电流镜开启，为高阻态控制电路的输出端进行线性充电，充电结束后可形成快速变化的信号边沿。

结合第一方面，在一种可能的设计中，所述下拉刷新电路包括第二电流镜、下拉控制电路；所述下拉控制电路的两个输入端分别用于接收刷新使能信号、所述目标输入信号；所述下拉控制电路的输出端与所述第二电流镜连接；所述第二电流镜用于对所述高阻态控制电路的输出端进行线性放电。

通过上述结构，可以根据该下拉刷新电路可以对高阻态控制电路进行下拉处理，得到刷新信号。

结合第一方面，在一种可能的设计中，所述下拉控制电路包括第四逻辑电路、下拉开关管；所述下拉开关管的控制端与所述第四逻辑电路的输出端连接，所述下拉开关管的输出端与所述第二电流镜连接；所述第四逻辑电路，用于在所述目标输入信号为第一逻辑且所述刷新使能信号为第一逻辑时，输出逻辑状态为第一逻辑的下拉刷新控制信号；所述第四逻辑电路还用于，在所述目标输入信号非第一逻辑，和/或所述刷新使能信号非第一逻辑时，输出逻辑状态为第二逻辑的下拉刷新控制信号。

通过上述结构提供了下拉刷新电路的一种可能的实现结构。

第二方面，本申请实施例提供一种刷新方法，应用于刷新系统，所述刷新系统包括发送器、接收器，所述发送器与所述接收器之间通过隔离器件连接，所述发送器包括前述第一方面所述的刷新电路，该刷新方法包括：

所述发送器接收目标输入信号，所述目标输入信号的逻辑状态为第一逻辑或第二逻辑，所述第一逻辑与所述第二逻辑为相反的逻辑状态；

所述发送器在所述目标输入信号的逻辑状态在预设时长内维持不变时，在所述刷新电路为高阻态下通过所述刷新电路根据所述目标输入信号进行上拉或下拉处理，得到刷新信号；

所述接收器通过所述隔离器件接收所述刷新信号；

所述接收器根据所述刷新信号进行解析，得到确认信号。

通过上述方法，可以在目标输入信号的逻辑状态在一段时间内不变或数据率低时，完成高阻态下的刷新动作，得到刷新信号，以供接收器通过隔离器件接收到刷新信号，并基于刷新信号解析得到确认信号。即使发送器一侧的部分电路出现意外或系统受到干扰，接收器一侧也能根据刷新信号进行反应，从而进行后续的数据纠正、恢复。

结合第二方面，在一种可能的设计中，所述刷新电路包括：高阻态控制电路、上拉刷新电路、下拉刷新电路；所述高阻态控制电路包括用于产生刷新使能信号的刷新控制器；在所述刷新电路为高阻态下通过所述刷新电路对所述目标输入信号进行上拉或下拉处理，得到刷新信号的步骤，包括：

当所述刷新电路为高阻态时，所述上拉刷新电路在所述目标输入信号为第二逻辑且所述刷新使能信号为第一逻辑时进行上拉处理，得到刷新信号。

或，当所述刷新电路为高阻态时，所述下拉刷新电路在所述目标输入信号为第一逻辑且所述刷新使能信号为第一逻辑时进行下拉处理，得到刷新信号。

通过上述实现方式提供了一种基于目标输入信号、刷新使能信号的逻辑状态进行上拉处理或下拉处理，以得到刷新信号的方式。

结合第二方面，在一种可能的设计中，所述刷新电路中的高阻态控制电路包括第一延时器、刷新控制器、第一逻辑电路、第二逻辑电路、目标反相器；

所述刷新电路的高阻态由以下方式得到：

所述刷新控制器根据所述目标输入信号向所述第一逻辑电路以及所述第二逻辑电路发送刷新使能信号；所述第一延时器根据所述目标输入信号向所述第一逻辑电路以及所述第二逻辑电路发送第一延时信号；所述第一逻辑电路根据所述刷新使能信号、所述第一延时信号输出第一反相控制信号，以及，所述第二逻辑电路根据所述刷新使能信号、所述第一延时信号输出第二反相控制信号；所述目标反相器接收所述第一反相控制信号和所述第二反相控制信号，并根据所述第一反相控制信号、所述第二反相控制信号输出高阻态；

其中，在所述刷新使能信号为第一逻辑时，所述第一逻辑电路所输出的第一反相控制信号的逻辑状态为第二逻辑，所述第二逻辑电路所输出的第一反相控制信号的逻辑状态为第一逻辑；在所述刷新使能信号为第二逻辑时，所述第一反相控制信号、所述第二反相控制信号的逻辑状态相同，且所述第一反相控制信号、所述第二反相控制信号的逻辑状态根据所述目标输入信号确定。

通过上述实现方式提供了一种实现高阻态输出的方式。

结合第二方面，在一种可能的设计中，通过以下方式确定所述刷新使能信号的逻辑状态：

所述刷新控制器在所述目标输入信号维持不变时，周期性地将刷新使能信号的逻辑状态转换为第一逻辑后恢复至第二逻辑。

以此能够确定出执行刷新动作的时间。

第三方面，本申请实施例提供一种芯片，该芯片包括前述第一方面所述的刷新电路。

第四方面，本申请实施例提供一种数据传输系统，所述数据传输系统包括发送器、接收器；所述发送器包括前述第一方面所述的刷新电路；所述发送器与所述接收器之间通过一隔离器件连接。

通过上述数据传输系统，发送器可以利用刷新电路向接收器发送刷新信号，接收器能够通过隔离器件接收刷新信号并进行后续解析处理。即使输入信号的两个相邻边沿信号的间隔时间长，接收器一侧也能基于刷新信号进行数据确认，进而及时对一些意外情况导致的数据错误进行纠正、恢复。

结合第四方面，在一种可能的设计中，所述隔离器件是隔离电容。

以此可以利用隔离电容作为发送器与接收器之间的传输介质，接收器可经过隔离电容识别出刷新信号。

附图说明

为了更清楚地说明本申请实施例的技术方案，下面将对本申请实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本申请的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。

图1为本申请实施例提供的一种刷新电路的示意图。

图2为本申请实施例提供的另一种刷新电路的示意图。

图3为本申请实施例提供的一种上拉刷新电路的示意图。

图4为本申请实施例提供的一种下拉刷新电路的示意图。

图5为本申请实施例提供的一个实例中的刷新电路的示意图。

图6为本申请实施例提供的刷新电路执行刷新动作的波形示意图。

图7为图6所示波形对应的信号经隔离器件后得到的刷新波形示意图。

图8为本申请实施例提供的一种刷新电路的工作原理示意图。

图9为本申请实施例提供的一种刷新方法的流程图。

图10为本申请实施例提供的一种刷新系统的示意图。

图标：10-数据传输系统；100-发送器；110-高阻态控制电路；111-第一延时器；112-刷新控制器；113-高阻态控制模块；1131-第一逻辑电路；1132-第二逻辑电路；1133-目标反相器；P1-第一PMOS管；N1-第一NMOS管；120-上拉刷新电路；1201-充电开关；1202-第一恒定电流源；121-第一电流镜；122-上拉控制电路；1221-第三逻辑电路；P2-第二PMOS管；P3-第三PMOS管；P4-上拉开关管；U1-第一电流源；130-下拉刷新电路；1301-放电开关；1302-第二恒定电流源；131-第二电流镜；132-下拉控制电路；1321-第四逻辑电路；N2-第二NMOS管；N3-第三NMOS管；N4-下拉开关管；U2-第二电流源；200-隔离器件；201-第一电容；202-第一电阻；300-接收器。

具体实施方式

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行描述。

发明人经过研究发现，在现有的数字隔离应用中，是通过对输入信号的边沿进行编解码以传输信号的。现有技术中单纯依靠对信号边沿进行编解码进行信号传输的方式，容易出现以下两方面问题：

一、当输入信号的数据率很低时，两个相邻的信号边沿间隔时间很长，接收器在解码出一个信号边沿后，可能需要很长时间才能解析到下一个信号边沿，以此完成对输入信号的解码。而实际应用场景中，整个系统若是受外界干扰而发生错误，接收器需要很久以后才能接收到真正的输入信号的“下一个信号边沿”并进行解析。这使得在输入信号的数据率很低时，接收器一侧需要很长的时间才能进行数据纠正。

二、若是系统中发射器一侧的部分电路出现意外情况(例如断电)，接收器一侧无法及时得知发射器一侧的异常，难以及时作出反应以确保整个系统的安全。

因此，发明人提出了以下实施例以改善上述缺陷，使得系统的发射器一侧能够在输入信号的“下一个信号边沿”来临之前，向接收器发送用于进行确认的刷新信号，接收器一侧可以在接收到真正的输入信号的“下一个信号边沿”之前根据刷新信号得到确认信号。即使发生意外情况，接收器一侧也能及时根据刷新信号进行纠正或恢复。

为便于理解方案，下面将对本申请中的一些名词进行解释。

高阻态：表示电路或电路中某个节点的一种输出状态，既不是高电平也不是低电平。在进行电路分析时，高阻态对后级电路的影响低，极端情况下的高阻态可以视作开路或悬空。

需要说明的是，以下实施例之间可以相互组合与借鉴。

第一实施例

请参阅图1，图1为本申请实施例提供的一种刷新电路的示意图。该刷新电路可以被设置于数据传输系统10的发送端(或称发送器100、发射器)。

如图1所示，刷新电路包括高阻态控制电路110、上拉刷新电路120、下拉刷新电路130。

高阻态控制电路110的输入端用于接收目标输入信号a，目标输入信号a的逻辑状态为第一逻辑或第二逻辑，所述第一逻辑与所述第二逻辑为相反的逻辑状态。

高阻态控制电路110的输出端与上拉刷新电路120连接。高阻态控制电路110的输出端还与下拉刷新电路130连接。

高阻态控制电路110的输出端还经过一隔离器件200与外部接收器300连接。隔离器件200可以是隔离电容。隔离电容远离高阻态控制电路110的一端可以与滤波组件连接，滤波组件包括并联的第一电容201、第一电阻202。

其中，在所述目标输入信号a的逻辑状态在预设时长内维持不变，且高阻态控制电路110的输出为高阻态时，上拉刷新电路120根据目标输入信号a对高阻态控制电路110的输出信号进行上拉，或，下拉刷新电路130根据目标输入信号a对高阻态控制电路110的输出信号进行下拉，以得到刷新信号。

预设时长可能与高阻态控制电路110中的内部延时有关，本领域技术人员可根据实际需求对预设时长进行设定。

示例性的，第一逻辑可以表示逻辑0(或称低电平)，第二逻辑可以表示逻辑1(或称高电平)。其中，本领域技术人员可以通过数字逻辑运算以相反的逻辑实现同样的功能，因此，具体的逻辑状态选择不应理解为对本申请的限制。

作为一种实现方式，高阻态控制电路110可以是一种带有延时功能、使能功能的特殊反相器。上拉刷新电路120或下拉刷新电路130可以在刷新过程中控制高阻态控制电路110的输出端波形斜率维持恒定不变，例如，可通过图1中的第一恒定电流源1202对高阻态控制电路110的输出端进行充电，或通过图1中的第二恒定电流源1302进行放电。恒定电流源可以通过集成电路的基准电流源以电流镜形式调整至设定的电流大小实现。恒定电流源的充电过程可以由充电开关1201控制，恒定电流源的放电过程可以由放电开关1301控制。

上拉刷新电路120、下拉刷新电路130的结构类似，上拉/下拉刷新电路130可以对高阻态控制电路110的输出端进行缓慢充电/放电，以实现上拉/下拉操作，经上拉/下拉操作得到的信号可以视为初始刷新信号c。初始刷新信号c经过隔离器件200后可转换为能够被接收器300识别的预刷新信号d，接收器300可以对预刷新信号d的信号边沿进行解码以得到确认信号。

为便于描述，下面将初始刷新信号c和预刷新信号d统称为刷新信号，二者的区别仅在于是否经过隔离器件200的作用，初始刷新信号c的波形与预刷新信号d的波形在斜率上呈现正相关。

通过上述刷新电路，高阻态刷新电路可以在输出高阻态的情况下被上拉刷新电路120进行上拉或被下拉刷新电路130进行下拉，以此能够完成在高阻态下的刷新动作。这使得在目标输入信号a的逻辑状态在一段时间内维持不变时，刷新电路能够在高阻态下向接收器300发送刷新信号。接收器300能够在未接收到真正的目标输入信号a的“下一信号边沿”之前(目标输入信号a发生改变之前)接收到刷新信号，进而根据刷新信号的信号边沿得到确认信号，提前实现数据确认或纠正。

一方面，在高阻态下的电路能够让发送端对接收端的影响降低，即使发送端一侧的部分电路由于意外而断电，接收器300一侧也能及时根据刷新信号得知发送端出现了异常。另一方面，即使输入信号的数据率低，输入信号的两个相邻的信号边沿间隔时间很长，在系统因外界干扰而对接收端造成了干扰的情况下，接收端也根据刷新电路的刷新信号及时进行数据纠正、恢复。

可选地，如图1所示，高阻态控制电路110可以包括：第一延时器111、刷新控制器112、高阻态控制模块113。

第一延时器111，用于根据目标输入信号a产生经过第一延时D1的第一延时信号a1。

刷新控制器112，用于根据目标输入信号a输出刷新使能信号b。

高阻态控制模块113，用于根据第一延时信号a1以及刷新使能信号b输出高阻态。

通常情况下，刷新控制器112内部的逻辑电路可能存在第二延时D2，但第一延时D1和第二延时D2都很小，对系统的工作没有显著影响。

在一些特定应用场景下，例如在系统的工作时间足够长的情况下，可能会出现刷新过程与目标输入信号a的有效边沿重叠的现象，即在目标输入信号a的有效边沿出现的时刻，系统正在进行刷新操作的情况。针对前述的特定应用场景，为了提高刷新准确率，可以设置第一逻辑电路1131接收到刷新使能信号b的时间可以早于接收到第一延时信号a1的时间。例如，可以通过增加延时器的方式以增加第一延时D1的时长，使得刷新控制器112的第二延时D2可小于第一延时D1的时长。

在其他实例中，可能无需设置D1>D2的延时限制条件也能实现刷新。

通过上述高阻态控制电路110可以基于目标输入信号a得到刷新使能信号b，高阻态控制模块113可根据刷新使能信号b以及第一延时信号a1输出高阻态，借助硬件电路实现刷新更加能够适用于复杂的工况。

其中，该刷新使能信号b除了可以送入高阻态控制模块113以输出高阻态，还可以被送入上拉刷新电路120和下拉刷新电路130，以使上拉刷新电路120可根据目标输入信号a以及刷新使能信号b对高阻态控制电路110的输出节点进行线性缓慢充电，或使下拉刷新电路130可根据目标输入信号a以及刷新使能信号b对高阻态控制电路110的输出节点进行线性缓慢放电，从而实现刷新，得到刷新信号。

作为一种实施方式，刷新使能信号b可以通过以下方式确定逻辑状态：

刷新控制器112在所述目标输入信号a维持不变时，周期性地将刷新使能信号b的逻辑状态转换为第一逻辑后恢复至第二逻辑。

刷新控制器112在目标输入信号a改变时，将刷新使能信号b的逻辑状态转换为第二逻辑。

基于前述刷新使能信号b的逻辑状态变化原理，不论目标输入信号a的逻辑状态是否改变，刷新控制器112都可以产生刷新使能信号b，只是逻辑状态会有所不同。

通过前述刷新控制器112输出的刷新使能信号b以及目标输入信号a，可以确定出执行刷新动作的时间。在一个实例中，可以将刷新控制信号的逻辑状态出现“第二逻辑-第一逻辑-第二逻辑”的这一阶段作为执行刷新动作的阶段。

作为一种实现方式，如图2所示，高阻态控制模块113可以包括第一逻辑电路1131、第二逻辑电路1132、目标反相器1133。

第一逻辑电路1131，用于根据第一延时信号a1、刷新使能信号b输出第一反相控制信号f。

第二逻辑电路1132，用于根据第一延时信号a1、刷新使能信号b输出第二反相控制信号g。

目标反相器1133，用于根据第一反相控制信号f、第二反相控制信号g输出高阻态。

在目标反相器1133的输入端可以设置多个驱动器以增强目标反相器1133的响应速度。

其中，对于第一逻辑电路1131、第二逻辑电路1132：

在刷新使能信号b为第一逻辑时，第一逻辑电路1131所输出的第一反相控制信号f的逻辑状态为第二逻辑，第二逻辑电路1132所输出的第一反相控制信号f的逻辑状态为第一逻辑。

在刷新使能信号b为第二逻辑时，第一反相控制信号f、第二反相控制信号g的逻辑状态相同，且第一反相控制信号f、第二反相控制信号g的逻辑状态根据所述目标输入信号a确定。例如，在刷新使能信号b为第二逻辑时，第一反相控制信号f、第二反相控制信号g的逻辑状态可以与目标输入信号a的逻辑状态相同。

以此能够让目标反相器1133基于两种信号输出高阻态。

为了实现上述原理，在一个实例中，高阻态控制电路110的具体结构可以如图5所示。如图5所示，第一逻辑电路1131可包括非门、或门，刷新使能信号b经过非门进行反相后，与目标输入信号a共同输入或门，以得到第一反相控制信号f。第二逻辑电路1132可包括一与门，刷新使能信号b与目标输入信号a共同输入与门，以得到第二反相控制信号g。

由于数字逻辑器件的等同替换方式是多样的，在一些实例中，本领域技术人员可以采用其他形式的器件搭建第一逻辑电路1131、第二逻辑电路1132。

如图2所示，目标反相器1133可以包括第一PMOS管P1(P沟道型金属-氧化物-半导体场效应晶体管，简称PMOS管)、第一NMOS管N1(N沟道型金属-氧化物-半导体场效应晶体管，简称NMOS管)。

第一PMOS管P1的栅极与第一逻辑电路1131连接，第一PMOS管P1的源极接电源，第一PMOS管P1的漏极与第一NMOS管N1的漏极连接。

第一NMOS管N1的栅极与第二逻辑电路1132连接，第一NMOS管N1的源极接地。

通过上述目标反相器1133能够根据第一逻辑电路1131、第二逻辑电路1132输出的信号输出高阻态，即实现第一NMOS管N1和第一PMOS管P1同时处于关断的状态。并且在目标反相器1133输出高阻态的情况下，允许上拉/下拉刷新电路130对目标反相器1133的输出节点(第一PMOS管P1的漏极与第一NMOS管N1的漏极)进行线性缓慢充电/放电，得到刷新信号。由于输出节点处于高阻态，该节点不能从地或者电源获得有效的电荷补充，所以只需要很小的充放电电流就可以有效调节该节点的电压，使得刷新过程的能耗非常低。

如图3所示，上拉刷新电路120可以包括第一电流镜121、上拉控制电路122。

上拉控制电路122的两个输入端分别用于接收刷新使能信号b、目标输入信号a。

上拉控制电路122的输出端与第一电流镜121连接。

第一电流镜121，用于对高阻态控制电路110的输出端进行线性充电。

上拉控制电路122可以作为第一电流镜121的控制开关，上拉控制电路122可以根据刷新使能信号b、目标输入信号a控制第一电流镜121开启或关闭。第一电流镜121开启时，对高阻态控制电路110的输出端进行充电。

第一电流镜121可以包括第二PMOS管P2、第三PMOS管P3。

第二PMOS管P2的源极接电源，第二PMOS管P2的漏极与高阻态控制电路110的输出端连接，第二PMOS管P2的栅极与第三PMOS管P3的栅极连接，还与第一电流源U1连接。第三PMOS管P3的源极接电源，第三PMOS管P3的漏极、栅极均与第一电流源U1连接。

在第一电流镜121开启时，第二PMOS管P2以恒定电流对高阻态控制电路110的输出端进行充电，使得高阻态控制电路110的输出电压线性缓慢上升。

可选地，上拉控制电路122可以包括第三逻辑电路1221、上拉开关管P4。

上拉开关管P4的控制端与第三逻辑电路1221的输出端连接，上拉开关管P4的输出端与第一电流镜121连接。

第三逻辑电路1221，用于在目标输入信号a为第二逻辑且刷新使能信号b为第一逻辑时，输出逻辑状态为第二逻辑的上拉刷新控制信号e1；

第三逻辑电路1221还用于，在目标输入信号a非第二逻辑，和/或刷新使能信号b非第一逻辑时，输出逻辑状态为第一逻辑的上拉刷新控制信号e1。

第三逻辑电路1221的具体实现方式有多种。在一种实现方式中，第三逻辑电路1221可包括非门、与门。刷新使能信号b经过非门后，与目标输入信号a共同输入与门，得到上拉刷新控制信号e1。在其他实现方式中，非门、与门可以由其他的基础数字逻辑器件组合得到。

上拉开关管P4可以是第四PMOS管，作为第一电流镜121的开关。第四PMOS管的源极接电源，漏极与第一电流源U1连接，栅极与第三逻辑电路1221的输出端连接。

其中，当上拉刷新控制信号e1的逻辑状态为第二逻辑时，第一电流镜121开启，对高阻态控制电路110的输出端进行线性缓慢充电。当上拉刷新控制信号e1的逻辑状态为第一逻辑时，第一电流镜121关断，不再控制高阻态控制电路110的输出端的电压。通过上述实现过程，由第三逻辑电路1221输出的上拉刷新控制信号e1控制上拉开关管P4的导通或关断，在上拉开关管P4导通时，第一电流镜121开启，为高阻态控制电路110的输出端进行线性充电，充电结束后可形成快速变化的信号边沿。

在一个实例中，为实现刷新，当且仅当目标输入信号a为逻辑1且刷新使能信号b为逻辑0时，上拉刷新控制信号e1为逻辑1，即，满足：上拉刷新控制信号e1＝(NOT b)AND a。

可选地，如图4所示，下拉刷新电路130可以与上拉刷新电路120结构类似。下拉刷新电路130可以包括第二电流镜131、下拉控制电路132。

下拉控制电路132的两个输入端分别用于接收刷新使能信号b、目标输入信号a。下拉控制电路132的输出端与第二电流镜131连接。

第二电流镜131用于对高阻态控制电路110的输出端进行线性放电。

下拉控制电路132可以作为第二电流镜131的控制开关，下拉控制电路132可以根据刷新使能信号b、目标输入信号a控制第二电流镜131开启或关闭。第二电流镜131开启时，对高阻态控制电路110的输出端进行放电。

第二电流镜131可以包括第二NMOS管N2、第三NMOS管N3。

第二NMOS管N2的源极接地，第二NMOS管N2的漏极与高阻态控制电路110的输出端连接，第二NMOS管N2的栅极与第三NMOS管N3的栅极连接，还与第二电流源U2连接。第三NMOS管N3的源极接地，第三NMOS管N3的漏极、栅极均与第二电流源U2连接。

在第二电流镜131开启时，第二NMOS管N2以恒定电流对高阻态控制电路110的输出端进行放电，使得高阻态控制电路110的输出电压线性缓慢下降。

可选地，下拉控制电路132可以包括第四逻辑电路1321、下拉开关管N4。下拉开关管N4的控制端与第四逻辑电路1321的输出端连接，下拉开关管N4的输出端与第二电流镜131连接。

第四逻辑电路1321，用于在目标输入信号a为第一逻辑且刷新使能信号b为第一逻辑时，输出逻辑状态为第一逻辑的下拉刷新控制信号e2。

第四逻辑电路1321还用于，在目标输入信号a非第一逻辑，和/或刷新使能信号b非第一逻辑时，输出逻辑状态为第二逻辑的下拉刷新控制信号e2。

作为第四逻辑电路1321的一种实现形式，第四逻辑电路1321可以是一个或门。刷新使能信号b和目标输入信号a共同输入该或门，得到下拉刷新控制信号e2。在其他实现方式中，或门可以由其他的基础数字逻辑器件组合得到，例如可以根据与非门的组合以实现或门的功能。

下拉开关管N4可以是第四NMOS管，作为第二电流镜131的开关。第四NMOS管的源极接地，漏极与第二电流源U2连接，栅极与第四逻辑电路1321的输出端连接。

其中，当下拉刷新控制信号e2的逻辑状态为第一逻辑时，第二电流镜131开启，对高阻态控制电路110的输出端进行线性缓慢放电。当下拉刷新控制信号e2的逻辑状态为第二逻辑时，第二电流镜131关断，不再控制高阻态控制电路110的输出端的电压。

在一个实例中，为实现刷新，当且仅当目标输入信号a为逻辑0且刷新使能信号b为逻辑0时，下拉刷新控制信号e2为逻辑0，即，满足：下拉刷新控制信号e2＝a OR b。

下面将结合图5对前述刷新电路的工作原理进行介绍。

在图5所示的刷新电路中，高阻态控制电路110可以包括用于接收目标输入信号a的输入端口，以及用于向隔离器件200发送初始刷新信号c的输出端口，还包括一个用于接收刷新使能信号b的使能端口。

当使能端口接收到的刷新使能信号b为第一逻辑时，第一PMOS管P1的栅极电压为逻辑1对应的电压(例如可以为电源电压)，第一NMOS管N1的栅极电压为逻辑0对应的电压(例如地信号对应的电压)。当使能端口接收到的刷新使能信号b为第二逻辑时，第一PMOS管P1的栅极电压与第一NMOS管N1的栅极电压具有相同的逻辑状态，例如，与目标输入信号a的逻辑状态相同。通过第一逻辑电路1131、第二逻辑电路1132、第一PMOS管P1、第一NMOS管N1的配合连接关系，能够让第一PMOS管P1、第一NMOS管N1形成的目标反相器1133输出高阻态。

在输出高阻态的情况下，以上拉操作进行刷新为例，下拉操作的具体过程可参照上拉过程的描述。上拉刷新电路120中的第三逻辑电路1221根据刷新使能信号b、目标输入信号a向第二PMOS管P2发送上拉刷新控制信号e1。在上拉刷新控制信号e1为逻辑1时，第一电流镜121开启，以向目标反相器1133的输出节点进行线性缓慢充电。充电过程中，高阻态控制电路110输出端的信号波形斜率恒定，如图6中的波形“①”。一次刷新动作完成后，可以得到初始刷新信号c，对应的波形如图6中①(线性)和④(快速下降沿)。将初始刷新信号c送入隔离器件200后，在隔离器件200远离高阻态控制电路110的一端可以得到预刷新信号d，预刷新信号d的波形如图7所示。

在实际应用场景中，高阻态控制电路110的输出端电压从逻辑0升至逻辑1这一过程随时间变化可能对应三种波形，如图6中的①、②、③。其中，图6中的上凸波形②、下凹波形③可能是线性充电效果差或者未采用线性充电而导致的。对于上凸波形②、下凹波形③，在经过隔离器件200后可以得到图7所示的波形。其中，“511”、“512”对应的虚线表示接收器300中的比较器所设定的信号阈值。若是上凸波形②、下凹波形③的极值达到比较器中的信号阈值，可能会出现误触发，让接收器300多解析到一次信号边沿从而影响刷新准确率。因此，为提高刷新准确率，本领域技术人员可对比较器内的信号阈值进行更改，或者尽可能选择线性充电效果好的上拉刷新电路120进行上拉操作，以使得高阻态控制电路110的输出端在充电过程中的信号波形斜率尽可能不变。

通过斜率基本维持不变的波形①和快速下降沿波形④，可以让接收器300根据波形①、④解析到快速下降沿④所对应的负脉冲编码。

在刷新电路的刷新过程中，各个信号的工作波形如图8所示。

在目标输入信号a的逻辑状态发生改变时，接收器300一侧可识别到一次信号边沿，如图8中的“600”，根据该信号边沿可以解析得到相应的数据。

在目标输入信号a维持不变的T1时间段内(604这一信号边沿来临之前)，刷新使能信号b出现了一次从逻辑1转换为逻辑0再恢复至逻辑1的现象，对应图8中的“605”波形。在该605波形对应的时间段t1，上拉刷新电路120中的第三逻辑电路1221输出的上拉刷新控制信号e1先转变为逻辑1，再恢复至逻辑0，上拉开关管P4导通，第一电流镜121开启，第二PMOS管P2以恒定电流I对高阻态控制电路110的输出端进行充电，使得高阻态控制电路110的输出端可得到如图8中的601波形，从而使得位于隔离器件200一端的接收器300能够识别到如图8中的603信号边沿，该603的逻辑状态可根据601的逻辑状态确定。由此，实现了在目标输入信号a的604这一信号边沿来临之前完成刷新动作的过程，接收器300可在检测到信号边沿604之前得到603信号边沿，以实现对600这一信号边沿的确认、纠正。

同理，在刷新使能信号b的其他工作周期内，可能是下拉刷新电路130工作以进行下拉处理(放电)，从而在高阻态控制电路110的输出端得到初始刷新信号c，波形类似于图8中的602，使得接收器300一侧能够得到相应的信号边沿以进行解析、确认。

通常情况下，在图8所示的原理中，刷新使能信号b的逻辑状态在目标输入信号a的逻辑状态改变之前就恢复为逻辑1，因此可以忽略D1、D2之间的延时条件。而若是目标输入信号a的逻辑状态改变时产生的信号边沿605正好落在一刷新使能信号b的刷新工作时间t1内，即604这一信号边沿处于t1这一时间段内，则需要满足D1>D2的这一延时条件，以避免刷新错误或刷新失效，提高刷新准确率。

在其他实施例中，隔离器件200可以并入刷新电路中以提升系统稳定性。

第二实施例

基于同一发明构思，本申请实施例中还提供刷新方法，该刷新方法可以应用于刷新系统。刷新系统可包括发送器100、接收器300，发送器100与接收器300之间通过隔离器件200连接。其中，隔离器件200可以是隔离电容。

发送器100中可以包括前述第一实施例提供的刷新电路。关于刷新电路的具体细节请参照前述第一实施例中的相关描述，在此不再赘述。

如图9所示，本实施例中的刷新方法包括S21-S24。

S21：发送器100接收目标输入信号a，目标输入信号a的逻辑状态为第一逻辑或第二逻辑，第一逻辑与第二逻辑为相反的逻辑状态。

S22：发送器100在目标输入信号a的逻辑状态在预设时长内维持不变时，在刷新电路为高阻态下通过刷新电路根据目标输入信号a进行上拉或下拉处理，得到刷新信号。

其中，高阻态控制电路110的高阻态输出可以表示刷新电路处于高阻态下，即，刷新电路为高阻态。

本领域技术人员可以根据实际需要对预设时长进行设定，例如，可以根据前述实施例中的t1、D2等时长对预设时长进行设定。

S23：接收器300通过隔离器件200接收刷新信号。

S24：接收器300根据刷新信号进行解析，得到确认信号。

其中，可以由刷新电路产生初始刷新信号c并发送至隔离器件200，由隔离器件200将初始刷新信号c转换为预刷新信号d，使得接收器300能够接收并识别出预刷新信号d。接收器300可根据预刷新信号d的信号边沿解析得到确认信号。

通过上述刷新方法，能够在目标输入信号a的逻辑状态在一段时间内不变或数据率低时，刷新电路根据目标输入信号a完成高阻态下的刷新动作，得到刷新信号，以供接收器300通过隔离器件200接收到刷新信号，并基于刷新信号解析得到确认信号。即使发送器100一侧的部分电路出现意外或系统受到干扰，接收器300一侧也能根据刷新信号进行反应，从而进行后续的数据纠正、恢复。

可选地，刷新电路可包括：高阻态控制电路110、上拉刷新电路120、下拉刷新电路130。高阻态控制电路110包括用于产生刷新使能信号b的刷新控制器112。

其中，上拉刷新电路120可在目标输入信号a与刷新使能信号b的共同作用下，根据目标输入信号a与刷新使能信号b对刷新电路中处于高阻态下的节点进行上拉处理，得到刷新信号。下拉刷新电路130也可在目标输入信号a与刷新使能信号b的共同作用下，根据目标输入信号a与刷新使能信号b对刷新电路中处于高阻态下的节点进行下拉处理，得到刷新信号。

在一种实施方式中，上述S22可以包括：

当刷新电路为高阻态时，上拉刷新电路120在目标输入信号a为第二逻辑且刷新使能信号b为第一逻辑时进行上拉处理，得到刷新信号。

或，当刷新电路为高阻态时，下拉刷新电路130在目标输入信号a为第一逻辑且刷新使能信号b为第一逻辑时进行下拉处理，得到刷新信号。

其中，可以利用基础数字逻辑器件的多种组合以实现上述逻辑控制过程。

以此能够结合目标输入信号a、刷新使能信号b这两个信号的逻辑状态确定是否进行刷新动作，确定出刷新时机。

可选地，刷新电路中的高阻态控制电路110可包括第一延时器111、刷新控制器112、第一逻辑电路1131、第二逻辑电路1132、目标反相器1133。

对于刷新电路的高阻态，可以由以下方式得到，包括S31-S34。

S31：刷新控制器112根据目标输入信号a向第一逻辑电路1131以及第二逻辑电路1132发送刷新使能信号b。

S32：第一延时器111根据目标输入信号a向第一逻辑电路1131以及第二逻辑电路1132发送第一延时信号a1。

S33：第一逻辑电路1131根据刷新使能信号b、第一延时信号a1输出第一反相控制信号f，以及，第二逻辑电路1132根据刷新使能信号b、第一延时信号a1输出第二反相控制信号g。

S34：目标反相器1133接收第一反相控制信号f和第二反相控制信号g，并根据第一反相控制信号f、第二反相控制信号g输出高阻态。

其中，在刷新使能信号b为第一逻辑时，第一逻辑电路1131所输出的第一反相控制信号f的逻辑状态为第二逻辑，第二逻辑电路1132所输出的第一反相控制信号f的逻辑状态为第一逻辑；在刷新使能信号b为第二逻辑时，第一反相控制信号f、第二反相控制信号g的逻辑状态相同，且第一反相控制信号f、第二反相控制信号g的逻辑状态根据所述目标输入信号a确定。

以此能够基于一种可输出高阻态的刷新电路完成刷新过程。

由于在得到高阻态的过程中以及确定具体是上拉还是下拉处理的过程中会涉及刷新使能信号b，并基于刷新使能信号b的逻辑状态进行后续刷新动作。因此，刷新方法还可以包括：

在进行上拉或下拉处理之前，确定刷新使能信号b的逻辑状态。

作为一种实施方式，可以通过以下方式确定刷新使能信号b的逻辑状态：

刷新控制器112在目标输入信号a维持不变时，周期性地将刷新使能信号b的逻辑状态转换为第一逻辑后恢复至第二逻辑。

刷新控制器112在目标输入信号a改变时，将刷新使能信号b的逻辑状态转换至第二逻辑。

以此可以确定出刷新使能信号b的逻辑状态，并基于刷新使能信号b以及目标输入信号a的逻辑状态进行刷新。

第三实施例

本实施例提供一种芯片，该芯片包括前述第一实施例提供的刷新电路。

该芯片可以是数字隔离芯片，例如，可以是电容数字隔离器。

关于本实施例中涉及的刷新电路的具体细节，请进一步参考前述第一实施例中的相关描述，在此不再赘述。

通过上述芯片，能够在芯片用于数据传输时提高数据传输准确率，提升系统鲁棒性。即使系统发生意外，接收器300也能及时根据芯片输出的刷新信号进行数据确认、纠正。

第四实施例

本实施例提供一种数据传输系统10，如图10所示，该数据传输系统10包括发送器100、接收器300。发送器100与接收器300之间通过一隔离器件200连接。

发送器100包括前述第一实施例提供的刷新电路，以此使得数据传输系统10具备数据刷新功能。

通过上述数据传输系统10，发送器100可以利用刷新电路向接收器300发送刷新信号，接收器300能够通过隔离器件200接收刷新信号并进行后续解析处理，得到确认信号。即使输入信号的两个相邻边沿信号的间隔时间长，接收器300一侧也能基于刷新信号进行数据确认，进而及时对一些意外情况导致的数据错误进行纠正、恢复。

在本申请所提供的实施例中，应该理解到，以上所描述的实施例仅仅是示意性的，例如，对电路中模块、单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，又例如，多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另外，作为分离部件说明的单元可以是或者也可以不是物理上分开的。再者，在本申请各个实施例中的各功能模块可以集成在一起形成一个独立的部分，也可以是各个模块单独存在，也可以两个或两个以上模块集成形成一个独立的部分。

在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。

以上所述仅为本申请的实施例而已，并不用于限制本申请的保护范围，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。