一种新型集成电路芯片的片上电源噪声自主调节系统及其调节方法
【技术领域】
[0001] 本发明涉及一种调节电源噪声的系统，更确切的说，是一种新型集成电路芯片的 片上电源噪声自主调节系统及调节方法。
【背景技术】
[0002] 集成电路（integrated circuit)是一种微型电子器件或部件。采用一定的工艺， 把一个电路中所需的晶体管（所述晶体管为门电路中的主要器件）、电阻、电容和电感等元 件及布线互连一起，制作在一小块或几小块半导体晶片或介质基片上，然后封装在一个管 壳内，成为具有所需电路功能的微型结构；其中所有元件在结构上已组成一个整体，使电子 元件向着微小型化、低功耗、智能化和高可靠性方面迈进了一大步。集成电路按其功能、结 构的不同，可以分为模拟集成电路、数字集成电路和数/模混合集成电路三大类。
[0003] 对于55nm及以下工艺的集成电路芯片，往往集成着数以亿计的门电路，这就使得 在芯片工作时大量的门电路会在系统时钟信号的上升沿或者下降沿同时发生翻转，在电源 网络上寄生电阻和电感的影响下，会产生电流/电阻压降（即IR-Drop)和同步开关噪声 (即Z ^ )两种较为严重的电源噪声。 ?τ
[0004] 在申请号200910052451. 9,申请日2009年06月03日中公开了"快速设计电源网 络的方法"。在此文献的图1中公开了电源网络的示意图。
[0005] 通常电源网络中的电源噪声的电压峰值会达到供电电压的20%~30%，会造成 门电路单元工作速度降低，可能引发某些延时路径时序紊乱，功能发生故障。具体来说就 是，门电路单元存在有一定的延时，而且门电路单元的延时与其电源电压有密切的关系，一 般来说，电源电压越高，其延时越小；电源电压越低，其延时越大。当集成电路某个区域受到 电源噪声的干扰时，该区域内的门电路延时都会相应的增加。如果某条路径对时延敏感，BP 该条路径的时延接近一个控制该路径时钟的时钟周期，当整条路径因为电源电压降低造成 时延增加超过一个时钟周期，就会导致当路径末端的触发器时钟周期结束要将信号传输到 下一条路径时，此路径传输的信号尚未到达路径末端，致使其输出发生错误。另外，在一些 集成电路芯片中，为了达到更快的工作速度，芯片中采用阈值较低的P沟道和N沟道的金属 氧化物半导体场效应晶体管（PM0S/NM0S)，例如在某些芯片中使用的低阈值电路单元，其阈 值电压可以低至供电电压的10%~15%，如果电源噪声发生在这些单元之中，将极大的增 加电路出错的概率。
[0006] 由于集成电路芯片的制造工艺误差等因素，很难单纯的使用电路布线仿真软件来 预测芯片中每个部分可能发生的电源噪声的大小，这就需要对芯片进行实际的测量。通常 使用的方法可以分为片外测量和片上测量两种。片外测量不需要对芯片的布局进行修改， 但是其局限性也比较大，主要体现在：
[0007] (a)难以在芯片实际工作时进行实时测量；
[0008] (b)难以对芯片内部的某些部位的电源噪声进行测量；
[0009] (C)难以在芯片实际工作时和片上其他系统配合以防止芯片因电源噪声造成功能 失常。
[0010] 基于上述原因，如果需要实时监测芯片的电源噪声并做出相应的处理，一个较好 的方案便是使用片上测量系统。片上测量系统的优点就在于：可以在芯片实际工作时实时 监测芯片的电源网络中各个区域的电源噪声，并可同其他系统配合进行调节。
[0011] 经过对现有的技术文献进行检索发现，Z. Abuhamdeh等于2007年在IEEE International Test Conference (国际测试会议）发表了 "Separating temperature effects from ring-oscillator rdadings to measure true ir-drop on a chip (去除温 度对环形振荡器的影响来检测片上IR-Drop噪声）"提出通过检测环形振荡器的频率的变 化来检测电源噪声的方法，但是这一方法只能给出一段时间内的平均电源噪声，并未涉及 电源噪声的峰值。2005 年 T. Okumoto 等人在 IEEE Journal of Solid-State Circuits (固 态电路学报）上发表了 "A built-in technique for probing power-supply noise distribution within large-scale digital integrated circuits ( 一种内置在大型集 成电路中用来检测电源噪声分布的技术）"，提出了在一种使用AD采样的方法来获取电源 瞬时噪声的方法，通常其采样频率应当为系统时钟频率的若干倍，这就会造成较大的功耗， 同时在芯片上难以产生如此高的频率。Chen-Hsiang Hsu等于2013年在International Symposium on VLSI Design, Automation and Test (国际超大规模集成电路设计，自动化以 及测试年会）上发表了"Worst-case IR-drop monitoring with IGHz sampling rate (在 IGHz采样速率条件下监测IR-Drop) "，将电源噪声的峰值转化为脉冲波的宽度，降低了对 采样速率的要求以及功率的损耗。
【发明内容】
[0012] 在集成电路芯片上由于电源噪声会造成与之相连的区域的门电路单元时延增加， 使得某些延时路径的延时造成了输出错误，进而引发该区域功能错误或者失效。故本发明 设计了一种新型集成电路芯片的片上电源噪声自主调节系统，能够根据电源噪声的大小实 时对延时路径长度进行调节，避免因为电源噪声造成路径输出错误。本系统主要通过在延 时敏感路径的门电路单元上连接调节触发器，并与数据选择器结合构成延时重构路径；该 延时重构路径的时延相对较小，通过数据选择器来选择不同的路径来避免发生错误。本发 明设计的片上电源噪声自主调节系统调节方便，对芯片的影响较小，可以用来在片上实时 调节削弱电源噪声对芯片的影响，保证芯片正常运行。本发明设计的片上电源噪声自主调 节系统结合电源噪声峰值测量模块，能够实时调节片上容易受到电源噪声影响的区域；同 时，也能够避免集成电路芯片因受到较大的电源噪声引发片上功耗异常、使得片上某些单 元功能失效或者发生错误。
[0013] 本发明的一种新型集成电路芯片的片上电源噪声自主调节系统，所述集成电路芯 片根据功能的不同划分有N个区域；
[0014] 所述集成电路芯片上的电源网络为所述的N个区域供电；
[0015] 所述集成电路芯片上的延时路径是指电信号从前触发器（IOA)进入，经1个或多 个串联的门电路单元后，最后从后触发器（10D)输出的电信号的路径；
[0016] 所述门电路单元包括有首门电路单元（IOB)、尾门电路单元（IOC)、以及位于首门 电路单元（IOB)与尾门电路单元（IOC)之间的A门电路单元（40A)、B门电路单元（40B)、C 门电路单元（40C);
[0017] 其特征在于：
[0018] 片上电源噪声自主调节系统由调节触发器（40E)、第一数据选择器（40F)、第二数 据选择器（40D)和自适应控制模块（3)组成；
[0019] 其中，调节触发器（40E)、第一数据选择器（40F)和第二数据选择器（40D)构成电 源噪声峰值调节模块；所述的N个区域中设有所述的电源噪声峰值调节模块；
[0020] 调节触发器（40E)用于提前采样经任意一门电路单元后的电信号；
[0021] 数据选择器（40D、40F)用于实现电信号的流向路径选取；
[0022] 自适应控制模块（3)用于向数据选择器（40D、40F)发出调节控制信号Mn，所述的 调节控制信号M n用于对数据选择器（40D、40F)进行数据流向控制。
[0023] B门电路单元（40B)的输出端同时与调节触发器（40E)的输入端、第一数据选择器 (40F)的另一数据输入端连接；
[0024] C门电路单元（40C)的输入端与第一数据选择器（40F)的输出端连接；
[0025] 后触发器（IOD)的输出端与第二数据选择器（40G)的另一数据输入端连接；
[0026] 调节触发器（40E)的输入端与延时敏感路径上的任意一门电路单元的输出端连 接，调节触发器（40E)的输出端与第一数据选择器（40F)的一数据输入端连接。
[0027] 第一数据选择器（40F)的一数据输入端与调节触发器（40E)的输出端连接，第一 数据选择器（40F)的另一数据输入端与延时敏感路径上的B门电路单元（40B)的输出端连 接，第一数据选择器（40F)的输出端与延时敏感路径上的C门电路单元（40C)的输入端连 接，第一数据选择器（40F)的控制端与自适应控制模块（3)的控制端连接；
[0028] 第二数据选择器（40G)的一数据输入端与延时路径上的尾门电路单元（IOC)连 接，第二数据选择器（40G)的另一数据输入端与后触发器（40D)的输出端连接，第二数据选 择器（40G)的控制端与自适应控制模块（3)的控制端连接，第二数据选择器（40G)的输出 端与所述的N区域连接。
[0029] 本发明设计的电源噪声自主调节系统的优点在于：
[0030] ①片上实施简单，无需对原有集成电路芯片做较大改动。
[0031] ②电源噪声自主调节系统占用集成电路芯片的总面积小，只需要在相应的延时敏 感路径添加调节触发器和数据选择器即可。
[0032] ③电源噪声自主调节系统对集成电路芯片功能影响较小。
【附图说明】
[0033] 图1是传统集成电路芯片中电源网络与各个区域的示意图。
[0034] 图IA是集成电路芯片的系统时钟信号方波示意图。
[0035] 图IB是集成电路芯片上电源网络存在噪声时的电源电压波形示意图。
[0036] 图IC是集成电路芯片上延时路径的结构示意图。
[0037] 图2是本发明针对集成电路芯片上电源噪声峰值进行监控与调节的结构框图。
[0038] 图3是本发明电源噪声峰值测量模块多链路的连接示意图。
[0039] 图3A是本发明电源噪声峰值测量模块中电阻调节模块的结构图。
[0040] 图3B是本发明电源噪声峰值测量模块中第一位数字签名生成的结构示意图。
[0041] 图3C是本发明电源噪声峰值测量模块中第三十二位数字签名生成的结构示意 图。
[0042] 图3D是本发明电源噪声峰值测量模块对电源噪声进行测量的不同节点的波形黑 白图。
[0043] 图3E是本发明电源噪声峰值测量模块对电源噪声进行测量的不同节点的波形彩 色图。
[0044] 图4是本发明电源噪声峰值调节模块的结构图。
[0045] 图4A是当电源中不含有噪声且电源噪声峰值调节模块未做出调节时某延时敏感 路径的输出波形图。
[0046] 图4B是当电源中含有的噪声超过阈值且电源噪声峰值调节模块未做出调节时某 延时敏感路径的输出波形图。
[0047] 图4C是当电源中含有的噪声超过阈值且电源噪声峰值调节模块做出相应的调节 后某延时敏感路径的输出波形图。
【具体实施方式】
[0048] 下面将结合附图和实施例对本发明做进一步的详细说明。
[0049] 本发明设计的电源噪声峰值测量模块（2A、2B、……和2N)、电源噪声峰值调节模 块（