用于集成电路芯片中的上电复位电路的制作方法
【技术领域】
[0001 ] 本发明涉及集成电路技术领域，尤其涉及一种用于集成电路芯片中的上电复位电路。
【背景技术】
[0002]在电子系统中，上电复位电路是很常用的电路模块之一，它能实现在上电过程的同时产生复位信号，对电路的其它模块进行复位操作，从而消除上电初始时电路模块的不稳定态。在包含了寄存器、锁存器、触发器等单元的电路系统中，均需要上电复位信号对这些单元进行初始化或重置。
[0003]大部分上电复位电路都是采用时间延迟机制来产生复位信号，如图1所示。图1是一个基本的复位电路，利用RC电路中对电容的充电来实现信号的延迟。这种电路结构存在如下问题，一方面，为保证avdd稳定后一段时间(约为ys级)，复位电路才输出复位信号，需要产生延迟的RC电路的时间常数非常大，这样就使得电容非常大(约在yF级)，而这样大的电容在集成电路中，将占用非常可观的面积，导致成本的极大上升。另一方面，电容对毛刺信号的滤波效果有限，若用于产生复位信号的电源电压具有较大的波动，则有可能产生错误的复位信号而使电路误操作，造成系统的不稳定。
[0004]综上，亟需一种新的上电复位电路以解决上述问题。
【发明内容】
[0005]本发明所要解决的技术问题之一是需要提供一种新的上电复位电路以解决现有复位电路的误操作问题。
[0006]为了解决上述技术问题，本申请的实施例提供了一种用于集成电路芯片中的上电复位电路，包括:延时电路，使输入的电源电压形成具有一定时间延迟的延时电压信号；比较电路，接收所述延时电压信号，当所述延时电压信号大于设定的电压值时输出复位信号；偏置电路，为所述比较电路提供设定的电压值。
[0007]优选地，所述延时电路设置为低通网络，包括第一晶体管与第一滤波电容，且所述第一晶体管工作于截止区。
[0008]优选地，所述第一滤波电容包括M0S电容、MIM电容或Μ0Μ电容。
[0009]优选地，所述延时电路包括一 PM0S晶体管与一 NM0S晶体管:所述PM0S晶体管的栅极与漏极短接，所述NM0S晶体管的源极与漏极短接，输入的电源电压的正极和负极分别耦接于所述PM0S晶体管和所述NM0S晶体管的漏极，且所述PM0S晶体管的源极与所述NM0S晶体管的栅极耦接在一起以输出延时电压信号。
[0010]优选地，所述比较电路包括正反馈迟滞比较器。
[0011]优选地，所述偏置电路包括依次串接于输入的电源电压的正极和负极之间的第一偏置电阻、第一二极管与第二二极管，所述第一二极管与第二二极管均正向偏置，且在它们的耦接处输出所述设定的电压值。
[0012]优选地，所述PM0S晶体管的源极耦接于所述正反馈迟滞比较器的同相输入端，所述正反馈迟滞比较器的反相输入端通过一阶滤波网络接入所述设定的电压值。
[0013]优选地，所述偏置电路还包括依次串接于输入的电源电压的正极和负极之间的第二晶体管与第二偏置电阻，所述第二晶体管工作于饱和区，且其栅极与漏极短接，在所述第二晶体管的漏极与所述第二偏置电阻的耦接处输出所述正反馈迟滞比较器所需的偏置电压。
[0014]优选地，所述一阶滤波网络包括第二滤波电容，所述第二滤波电容的电容值不大于 lpF。
[0015]优选地，通过改变所述PM0S晶体管与所述NM0S晶体管的宽长比调节所述延时电路的延时时间。
[0016]与现有技术相比，上述方案中的一个或多个实施例可以具有如下优点或有益效果:
[0017]在有效降低电路的版图面积的同时，解决了电源毛刺造成的系统不稳定的问题，且当电源缓慢上升时也能够实现可靠的复位，易于推广实施。
[0018]本发明的其他优点、目标，和特征在某种程度上将在随后的说明书中进行阐述，并且在某种程度上，基于对下文的考察研究对本领域技术人员而言将是显而易见的，或者可以从本发明的实践中得到教导。本发明的目标和其他优点可以通过下面的说明书，权利要求书，以及附图中所特别指出的结构来实现和获得。
【附图说明】
[0019]附图用来提供对本申请的技术方案或现有技术的进一步理解，并且构成说明书的一部分。其中，表达本申请实施例的附图与本申请的实施例一起用于解释本申请的技术方案，但并不构成对本申请技术方案的限制。
[0020]图1为现有技术的上电复位电路示意图；
[0021]图2为本申请实施例的上电复位电路的结构示意图；
[0022]图3为本申请实施例的上电复位电路的延时电路示意图；
[0023]图4为本申请实施例的上电复位电路的比较电路示意图；
[0024]图5为本申请实施例的上电复位电路的偏置电路示意图；
[0025]图6为对本申请实施例进行仿真的对比示意图，其中，图6a为本申请实施例的仿真结果，图6b为对比示例的仿真结果；
[0026]图7为本申请实施例与对比示例的版图面积的示意图。
【具体实施方式】
[0027]以下将结合附图及实施例来详细说明本发明的实施方式，借此对本发明如何应用技术手段来解决技术问题，并达成相应技术效果的实现过程能充分理解并据以实施。本申请实施例以及实施例中的各个特征，在不相冲突前提下可以相互结合，所形成的技术方案均在本发明的保护范围之内。
[0028]如图2所示，本申请实施例的上电复位电路包括延时电路21、比较电路22和偏置电路23，上电复位电路接收输入的电源电压avdd，输出稳定的复位信号Vrst，下面结合图3、图4、图5进行详细说明。
[0029]延时电路21，主要用于使输入的电源电压形成具有一定时间延迟的延时电压信号，再将输出的延时电压信号接到比较电路22的输入端。为减小版图面积以节约成本，本申请实施例采用了一种如图3所示的延时电路结构，延时电路一般设置为低通网络，包括工作于截止区的二极管结构的第一晶体管和第一滤波电容。
[0030]具体的，如图3所示，延时电路21由接成二极管结构，并偏置在截止区的PM0S晶体管Mp和由NM0S晶体管形成的M0S电容Μ η组成。在该低通网络中，Μ ρ的栅极与其漏极短接，1^的源极与其漏极短接，输入的电源电压的正极avdd和负极avss分别親接于Μ。和Μ n的漏极，且Mp的源极与Μ η的栅极耦接在一起，延时电压信号V delay从上述耦接处输出。
[0031]进一步地，由于Mp管工作于截止区，因此可以等效为一个大电阻，该等效电阻的数量级通常在GQ量级，因此只需搭配较小的滤波电容，就可以实现复位电路所需的上电时间延迟。在本发明的一个实施例中，当Mp管的宽长比W/L = 14111/20011111肩?管的宽长比￥/L = 4ym/500nm时，可以很容易达到几百微秒的延迟时间。实际中，宽长比的选取是根据应用环境和设计要求进行选定。
[0032]进一步地，可以通过改变PM0S晶体管的宽长比和/或NM0S晶体管的宽与长的乘积调节延时电路的延时时间。当Mp管的宽长比增大时，等效电阻减小，延时时间减小；当Mp管的宽长比减小时，等效电阻增大，延时时间增大。1?管是作为M0S电容使用，宽与长的乘积增大，电容值增大。
[0033]还需要注意的是，上述延时电路中的第一滤波电容的实现方式还可以采取用PM0S晶体管来形成的M0S电容，更进一步地，并不限定于M0S电容，还可以是集成电路中常用的MIM电容、Μ0Μ电容等。由于采用截止区工作的二极管结构的PM0S管等效集成电路中的大电阻，极大地减小了电路版图的面积。与采用集成电路中高阻电阻的方案相比，本发明的版图面积约减小到原方案的五分之一，大幅降低了成本，提高了集成电路的竞争力。
[0034]比较电路22，接收延时电路21输出的延时电压信号，当延时电压信号大于设定的电压值时输出复位信号来对电路进行复位。图4为本申请实施例的上电复位电路的比较电路示意图，可以看出，在本实施例中，比较电路22采用正反馈迟滞比较器结构。具体的，晶体管M4、M5组成比较器的差分输入对管，其中，114为同相输入端，M#反相输入端。晶体管12作为尾电流源，其漏极与Μ 4和Μ 5的源极耦接在一起，Μ 2的偏置电压V bp由偏置电路23提供，Vbp同时还为晶体管113提供偏置电压。晶体管M6、Mj^栅极和漏极各自耦接在一起，组