轨对轨比较电路与其方法
【技术领域】
[0001]本发明涉及一种比较电路，且进一步涉及一种高速运作且维持较低功率消耗的比较电路。
【背景技术】
[0002]本领域的技术人员将能够理解本发明所使用的用语以及相关微电子学基本概念，例如M0S(金属氧化半导体)晶体管，包含NM0S(N型通道金属氧化半导体)晶体管以及PMOS (P型通道金属氧化物半导体)，“栅极”、“源极”、“漏极”、“电压”、“电流”、“电路”、“电路节点”、“电源供应”、“接地”、〃轨对轨〃、〃时钟〃、〃比较电路〃、〃反相器〃、〃上拉〃、〃下拉〃、以及〃闩锁〃。像这些用语的基本概念都是显而易见的现有技术文件，例如教科书，“模拟CMOS集成电路设计”，贝赫拉扎维，麦格罗-希尔(ISBN0-07-118839-8)，表达了本领域之技术，因此将不会再详细解释说明。
[0003]时钟比较电路系一种依据时钟定义的时序(timing)以侦测差动信号。差动信号包含第一端和第二端。时钟比较电路依据依据时钟定义的时序(timing)接收差动信号以及输出一逻辑判断(decis1n)。该时钟的一相位中，差动信号的第一端准位系与差动信号第二端的准位进行比较，比较的结果得到逻辑判断。如果第一端准位为高于第二端准位，逻辑判断被设定为“高”;如果第一端准位为低于第二端准位，逻辑判断被设定为“低。时钟比较的优点系以两个因素评估:速度和功率消耗。时钟比较电路的速度系在于如何快速分析一个小的差动信号，其中小的差动信号的第一端准位非常接近第二端准位。时钟比较电路的功率消耗是指实现该比较功能的能量。实际上，时钟比较电路在速度和功率消耗之间必须作取舍。现有技术中，时钟比较电路比较一个小差动信号比大差动信号需要更长时间分析。因此，为了实现高速，通常需使用一前置放大器，进而促进放大差动信号之分析比较。然而使用一个前置放大器，将增加整体功率的消耗。
【发明内容】
[0004]本发明之目标之一系提供一高速和低功率消耗的比较电路。
[0005]本发明之目标之一系提供一比较电路，能够快速解析两个信号之间的比较处理，且在比较分析后自动关闭(shut off)以减少功率消耗。
[0006]本发明之一实施例提供了一种轨对轨比较电路包含:一 PM0S晶体管对、一 NM0S晶体管对、一第一压控电阻、以及一第二压控电阻。PM0S晶体管对在第一电路节点接收一第一电压且在第二电路节点接收一第二电压，并于第三电路节点输出一第三电压以及在第四电路节点输出一第四电压。NM0S晶体管对在第三电路节点接收一第三电压且在第四电路节点接收一第四电压，并于第一电路节点输出第一电压且在第二电路节点输出一第二电压。第一压控电阻受控于第一控制电压和第二控制电压，依据时钟信号运作且依据第二控制电压、第一控制电压之控制将第三电路节点之第三电压与第二电路节点之第二电压耦接。第二压控电阻受控于第二控制电压和第一控制电压，依据时钟信号运作且依据第二控制电压、第一控制电压之控制，将第四电路节点之第四电压和第一电路节点之第一电压耦接。其中第一压控电阻和第二压控电阻系由相同电路但用不同方式将第一控制电压和第二控制电压接口连接(interfacing)，因此第一控制电压和第二控制电压之间的差值将使第一压控电阻和第二压控电阻之间产生一差值。
[0007]本发明之一实施例提供了一种方法，包含有下列步骤:并入(incorporating) —PM0S晶体管对，在第一电路节点接收一第一电压且在第二电路节点接收一第二电压，并于第三电路节点输出一第三电压以及在第四电路节点输出一第四电压；并入一 NM0S晶体管对，在第三电路节点接收第三电压且在第四电路节点接收第四电压，并于第一电路节点输出第一电压且在第二电路节点输出第二电压；经由一第一压控电阻耦接第三电路节点之第三电压第二电路节点之第二电压，第一压控电阻系依据一时钟信号运作且受控于一第一控制电压与一第二控制电压；经由一第二压控电阻耦接第四电路节点之第四电压至第一电路节点之第一电压，第二压控电阻系依据该时钟信号运作且受控于第二控制电压与第一控制电压。其中，第一压控电阻和第二压控电阻系由相同电路但用不同方式将第一控制电压和第二控制电压接口连接(interfacing)，因此第一控制电压和第二控制电压之间的差值将使第一压控电阻与第二压控电阻之间产生一差值。
【附图说明】
[0008]图1A显示依据本发明一实施例比较电路之功能方块图。
[0009]图1B显示图1A比较电路时钟信号之时序图。
[0010]图2显示适用于图1A压控电阻之电路图。
[0011]图3显示适用于图1A压控电阻之替代电路图。
[0012][图的符号的简单说明]
[0013]100轨对轨比较电路
[0014]110 NM0S 晶体管对
[0015]150 PM0S 晶体管对
[0016]130、140 压控电阻
[0017]151、152 PM0S 晶体管
[0018]111,112 NM0S 晶体管
[0019]101、102、103、104 电路节点
【具体实施方式】
[0020]本发明之实施例系关于比较电路。虽然说明书描述了本发明的几个实施例，但应可理解本发明可以用多种方式来实现，且不限于以下特定实施例或该些实施例所采用的任何特定方式特征。在其它实施例中，不再赘述本领域技术通知之技术细节以避免模糊本发明。
[0021]本说明书揭露之信息:“VDD”表示电源供应电路节点(或简单之电源供应节点)；逻辑信号为“高”或“低”之一种信号；当它被称为“高”时，该逻辑信号为高电压准位等于电源供应节点之电压准位(在此揭露标示为VDD);当它被称为“低”时，该逻辑信号为低电压准位等于接地节点之电压准位，但是应可理解，在此揭露信息，“等于”为工程认知。例如，如果第一电压A与第二电压B之间差小于指定容差值，该工程认知会将这个差被认为可忽略，且结果第一电压A被称为等于第二电压。相似地，“零”在此揭露信息也系工程认知；例如，如果电流小于指定容差值，该电流被认为可忽略，因此被认为系工程认知上之零。此外，逻辑信号也许暂时不是“高”或“低”;这种情况，例如，当逻辑信号从“高”到“低”或“低”到“高”转换，或决定之判断过程。然而，因为转换过程或暂时判断该逻辑信号在本质上仍称为是“逻辑”性质。
[0022]图1A显示依据本发明一实施例的比较电路100之功能方块图，比较电路100包含:一 PM0S晶体管对150、一 NM0S晶体管对110、第一压控电阻(VCR) 130、以及第二压控电阻(VCR) 140。PM0S晶体管对150包含PM0S晶体管151和152，用于接收第一电路节点101之第一电压VI和第二电路节点102的第二电压V2，且在第三电路节点103输出第三电压V3和在第四电路节点104输出第四电压V4。NM0S晶体管对110包含NM0S晶体管111和112，用于接收第三电路节点103之第三电压V3和第四电路节点104的第四电压V4，并在第一电路节点101输出第一电压VI和在第二电路节点102输出第二电压V2。第一压控电阻130受控于第一控制电压VC1和第二控制电压VC2，依据时钟信号CLK运作且依据第二控制电压VC2、第一控制电压VC1的控制将第三电路节点103的第三电压V3与第二电路节点102之第二电压V2耦接。第二压控电阻140受控于第二控制电压VC2和第一控制电压VC1，依据时钟信号CLK运作且依据第二控制电压VC2、第一控制电压VC1的控制，将第四电路节点104的第四电压V4和第一电路节点101的第一电压VI耦接。NM0S晶体管对110和PM0S晶体管对150形成一个正反馈回路:当V3增加，由于NM0S晶体管111系依据V3来控制，因此将导致VI降低，而当VI降低，由于PM0S晶体管151系依据VI的控制，因此又将导致V3增加，依此方式不断循环；当V3降低导致VI增加，而PM0S晶体管151系依据VI的控制，因此又将导致V3降低，依此方式不断循环。当V4增加时，NM0S晶体管112系依据V4控制，因此将导致V2降低，而当V2降低，由于PM0S晶体管152系依据V2的控制，因此又将导致V4增加；当V4降低，由于NM0S晶体管112系依据V4控制，导致V2增加，而当V2增加，透过PM0S晶体管152又将导致V4降低，形成一正反馈回路。由于正反馈性质，使V3或V4具有一自加速(self-accelerating)变化，造成V3上升到VDD时V4下降至接地、或者V