多时序复位电路的制作方法

本实用新型涉及电子电路的技术领域，特别涉及一种多时序复位电路。

背景技术：

在现有技术中，通过cpld芯片的电平转换和软件逻辑运算来实现复杂的复位系统功能，但是采用cpld芯片的方案，实现的成本较高，cpld芯片及其外围电路占用pcb空间大，需要程序烧录，增加生产工序。

技术实现要素：

本实用新型旨在至少解决现有技术中存在的技术问题之一。为此，本实用新型提出一种多时序复位电路，能够有效降低成本。

根据本实用新型实施例的多时序复位电路，包括第一逻辑电路模块、复位模块、cpu、闪存模块、第一信号驱动及变换模块、第二逻辑电路模块、第二信号驱动及电平变换模块和电平转换模块，所述第一逻辑电路模块的多个输入端分别与jtag复位信号输出端、电源管理器复位信号输出端、cpu测试复位信号输出端和复位模块输出端连接，所述第一逻辑电路模块的两个输出端分别与所述cpu的输入端、所述闪存模块的输入端连接；所述复位模块的两个输入端分别与硬件复位信号输入端、所述cpu输出端连接；所述第二逻辑电路模块的输入端与所述cpu的另一输出端连接，所述第二逻辑电路模块的多个输出端分别与所述第一信号驱动及变换模块输入端、所述第二信号驱动及电平变换模块输入端和所述电平转换模块的输入端连接；所述第一信号驱动及变换模块的输出端与外设模块的输入端连接；所述第二信号驱动及电平变换模块输出端与存储模块输入端连接；所述电平转换模块输出端与总线模块输入端连接。

根据本实用新型实施例的多时序复位电路，至少具有如下有益效果：通过采用第一逻辑电路模块、复位模块、cpu、闪存模块、第一信号驱动及变换模块、第二逻辑电路模块、第二信号驱动及电平变换模块和电平转换模块，根据上述模块的连接关系，便可实现多种手段的复位方式，不需要使用cpld芯片及其外设电路，从而有效降低成本。

根据本实用新型的一些实施例，所述复位模块包括第一芯片u1，所述第一芯片u1的in端口通过第一电阻r1与所述硬件复位信号输出端连接、通过连接件j1与地连接、通过第二电阻r2与电源连接、第一电容c1与地连接；所述第一芯片u1的mr端口通过第四电阻r4与所述cpu的输出端连接、通过第四电阻r4和第三电阻r3与电源连接；所述第一芯片u1的vdd端口与电源连接，并通过第二电容c2与地连接；所述第一芯片u1的rst端口与所述第一逻辑电路模块的输入端连接；所述第一芯片u1的gnd端口与地连接。

根据本实用新型的一些实施例，所述第一逻辑电路模块包括第二芯片u2，所述第二芯片u2的b端口与所述jtag复位信号输出端连接，并通过第七电阻r7与所述cpu测试复位信号输出端连接；所述第二芯片u2的a端口与所述第一芯片u1的rst端口连接，并通过第五电阻与所述电源管理器复位信号输出端连接，通过第六电阻r6与电源连接；所述第二芯片u2的gnd端口与地连接；所述第二芯片u2的vcc端口与电源连接，并通过第三电容c3与地连接；所述第二芯片u2的y端口与所述cpu的输入端、所述闪存模块的输入端连接，并通过第八电阻r8与电源连接。

根据本实用新型的一些实施例，所述第二逻辑电路模块包括第三芯片u3，所述第三芯片u3的a端口与其b端口、所述cpu输出端连接，并通过第九电阻r9与电源连接；所述第三芯片u3的y端口分别与所述第一信号驱动及变换模块输入端、所述第二信号驱动及电平变换模块输入端和所述电平转换模块的输入端连接，并通过第十电阻r10与电源连接；所述第三芯片u3的vcc端口与电源连接，并通过第四电容c4与地连接；所述第三芯片u3的gnd端口与地连接。

根据本实用新型的一些实施例，所述电平转换模块包括第六芯片u6，所述第六芯片u6的vcca端口与电源连接，并通过第六电容c6与地连接；所述第六芯片u6的a1端口与所述第三芯片u3的y端口连接，并通过第十五电阻r15与电源连接；所述第六芯片u6的a2端口与所述第三芯片u3的y端口连接，并通过第十六电阻r16与电源连接；所述第六芯片u6的vccb端口与电源连接，并通过第五电容c5与地连接；所述第六芯片u6的b1端口与所述总线模块的输入端连接，并通过所述第十四电阻r14与电源连接；所述第六芯片u6的b2端口与所述总线模块的输入端连接，并通过所述第十三电阻r13与电源连接；所述第六芯片u6的dir端口通过第十二电阻r12与电源连接，并通过第十六电阻r16接地。

根据本实用新型的一些实施例，第一信号驱动及变换模块包括第五芯片u5，所述第五芯片u5的第一输入端与所述第三芯片u3的y端口连接，并通过所述第十电阻r10与电源连接；所述第五芯片u5的第二输入端与电源连接；所述第五芯片u5的第三输入端接地；所述第五芯片u5的输出端与外设模块的输入端连接。

根据本实用新型的一些实施例，第二信号驱动及变换模块包括第四芯片u4，所述第四芯片u4的第一输入端与所述第三芯片u3的y端口连接，并通过所述第十电阻r10与电源连接；所述第四芯片u4的第二输入端与电源连接；所述第四芯片u4的第三输入端接地；所述第四芯片u4的输出端与存储模块输入端连接。

本实用新型的附加方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本实用新型的实践了解到。

附图说明

本实用新型的上述和/或附加的方面和优点从结合下面附图对实施例的描述中将变得明显和容易理解，其中：

图1为本实用新型实施例的多时序复位电路的连接示意图；

图2为本实用新型实施例多时序复位电路的复位模块电路图；

图3为本实用新型实施例多时序复位电路的第一逻辑电路模块电路图；

图4为本实用新型实施例多时序复位电路的第二逻辑电路模块、第一信号驱动及变换模块和第二信号驱动及变换模块电路图；

图5为本实用新型实施例多时序复位电路的电平转换模块电路图。

具体实施方式

下面详细描述本实用新型的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本实用新型，而不能理解为对本实用新型的限制。

在本实用新型的描述中，需要理解的是，涉及到方位描述，例如上、下、前、后、左、右等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本实用新型和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本实用新型的限制。

在本实用新型的描述中，若干的含义是一个或者多个，多个的含义是两个以上，大于、小于、超过等理解为不包括本数，以上、以下、以内等理解为包括本数。如果有描述到第一、第二只是用于区分技术特征为目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量或者隐含指明所指示的技术特征的先后关系。

本实用新型的描述中，除非另有明确的限定，设置、安装、连接等词语应做广义理解，所属技术领域技术人员可以结合技术方案的具体内容合理确定上述词语在本实用新型中的具体含义。

参照图1，本实用新型实施例提供了一种多时序复位电路，包括第一逻辑电路模块、复位模块、cpu、闪存模块、第一信号驱动及变换模块、第二逻辑电路模块、第二信号驱动及电平变换模块和电平转换模块，所述第一逻辑电路模块的多个输入端分别与jtag复位信号输出端、电源管理器复位信号输出端、cpu测试复位信号输出端和复位模块输出端连接，所述第一逻辑电路模块的两个输出端分别与所述cpu的输入端、所述闪存模块的输入端连接；所述复位模块的两个输入端分别与硬件复位信号输入端、所述cpu输出端连接；所述第二逻辑电路模块的输入端与所述cpu的另一输出端连接，所述第二逻辑电路模块的多个输出端分别与所述第一信号驱动及变换模块输入端、所述第二信号驱动及电平变换模块输入端和所述电平转换模块的输入端连接；所述第一信号驱动及变换模块的输出端与外设模块的输入端连接；所述第二信号驱动及电平变换模块输出端与存储模块输入端连接；所述电平转换模块输出端与总线模块输入端连接。

根据本实用新型实施例的多时序复位电路，至少具有如下有益效果：通过采用第一逻辑电路模块、复位模块、cpu、闪存模块、第一信号驱动及变换模块、第二逻辑电路模块、第二信号驱动及电平变换模块和电平转换模块，根据上述模块的连接关系，便可实现多种手段的复位方式，例如jtag复位、电源管理器，不需要使用cpld芯片及其外设电路，从而有效降低成本。由于不使用cpld芯片，属于纯硬件电路，不要进行程序烧录，减少生产工序。

在本实用新型的一些具体实施例中，参照图2，所述复位模块包括第一芯片u1，所述第一芯片u1的in端口通过第一电阻r1与所述硬件复位信号输出端连接、通过连接件j1与地连接、通过第二电阻r2与电源连接、第一电容c1与地连接；所述第一芯片u1的mr端口通过第四电阻r4与所述cpu的输出端连接、通过第四电阻r4和第三电阻r3与电源连接；所述第一芯片u1的vdd端口与电源连接，并通过第二电容c2与地连接；所述第一芯片u1的rst端口与所述第一逻辑电路模块的输入端连接；所述第一芯片u1的gnd端口与地连接。硬件复位信号输出端可以是reset-req端口，cpu的输出端可以是system-rst端口。

参照图3，所述第一逻辑电路模块包括第二芯片u2，所述第二芯片u2的b端口与所述jtag复位信号输出端连接，并通过第七电阻r7与所述cpu测试复位信号输出端连接；所述第二芯片u2的a端口与所述第一芯片u1的rst端口连接，并通过第五电阻与所述电源管理器复位信号输出端连接，通过第六电阻r6与电源连接；所述第二芯片u2的gnd端口与地连接；所述第二芯片u2的vcc端口与电源连接，并通过第三电容c3与地连接；所述第二芯片u2的y端口与所述cpu的输入端、所述闪存模块的输入端连接，并通过第八电阻r8与电源连接。jtag复位信号输出端可以是jtag-rst端口，cpu测试复位信号输出端可以是cpu-trst端口，电源管理器复位信号输出端可以是pmic-por端口，cpu的输入端可以是poreset端口，闪存模块的输入端可以是rst-flsh端口，闪存模块可以是norflash和nandflash。

参照图4，所述第二逻辑电路模块包括第三芯片u3，所述第三芯片u3的a端口与其b端口、所述cpu输出端连接，并通过第九电阻r9与电源连接；所述第三芯片u3的y端口分别与所述第一信号驱动及变换模块输入端、所述第二信号驱动及电平变换模块输入端和所述电平转换模块的输入端连接，并通过第十电阻r10与电源连接；所述第三芯片u3的vcc端口与电源连接，并通过第四电容c4与地连接；所述第三芯片u3的gnd端口与地连接。cpu输出端可以是hrset端口。

第一信号驱动及变换模块包括第五芯片u5，所述第五芯片u5的第一输入端与所述第三芯片u3的y端口连接，并通过所述第十电阻r10与电源连接；所述第五芯片u5的第二输入端与电源连接；所述第五芯片u5的第三输入端接地；所述第五芯片u5的输出端与外设模块的输入端连接。外设模块的输入端可以是pcie-rst端口和mpcie-rst端口。

第二信号驱动及变换模块包括第四芯片u4，所述第四芯片u4的第一输入端与所述第三芯片u3的y端口连接，并通过所述第十电阻r10与电源连接；所述第四芯片u4的第二输入端与电源连接；所述第四芯片u4的第三输入端接地；所述第四芯片u4的输出端与存储模块输入端连接。存储模块输入端可以是ddr-rst端口。

参照图5，所述电平转换模块包括第六芯片u6，所述第六芯片u6的vcca端口与电源连接，并通过第六电容c6与地连接；所述第六芯片u6的a1端口与所述第三芯片u3的y端口连接，并通过第十五电阻r15与电源连接；所述第六芯片u6的a2端口与所述第三芯片u3的y端口连接，并通过第十六电阻r16与电源连接；所述第六芯片u6的vccb端口与电源连接，并通过第五电容c5与地连接；所述第六芯片u6的b1端口与所述总线模块的输入端连接，并通过所述第十四电阻r14与电源连接；所述第六芯片u6的b2端口与所述总线模块的输入端连接，并通过所述第十三电阻r13与电源连接；所述第六芯片u6的dir端口通过第十二电阻r12与电源连接，并通过第十六电阻r16接地。总线模块的输入端可以是ethphy-rst端口和qsgmii-rst端口。

上面结合附图对本实用新型实施例作了详细说明，但是本实用新型不限于上述实施例，在所述技术领域普通技术人员所具备的知识范围内，还可以在不脱离本实用新型宗旨的前提下作出各种变化。