功能的同时，采用多阈值的概念，在主要关键的数据通路、时钟通路上用低阈值器件，提高传输效率。在非关键路径上用高阈值器件，降低静态漏电流，降低功耗。又时钟系统的功耗占整个芯片功耗的20%?45%。在CMOS电路中，总功耗可以由下式表示:
P= P-1- PP
1 total 1 swiching 1 short 1 leakage
=a (CL.V.Vdd.fclk) + Ishort.Vdd + Ileakage.VddPmidiilig是开关功耗，当信号跳变时，对负载电容充放电产生的功耗。α表不一个时钟周期内节点电压从O至Vdd的平均跃迀次数，q为负载电容。P short^短路电流功耗，当信号为非理想阶跃时，NMOS管、PMOS管同时导通，产生电源至地的短路电流IshOTt，引起短路功耗PshOTt。Pleakage是漏电流功耗，由于MOS中存在pn结漏电流和亚阂值等漏电流，构成从晶体管源极至地的泄漏电流，由此引起的功耗为漏电流功耗，也称为静态功耗。本发明通过降低时钟信号clk的电压幅值，可有效降低Pswidling，在本发明中Vdk < Vdd?
[0036]以上仅是本发明的优选实施方式，本发明的保护范围并不仅局限于上述实施例，凡属于本发明思路下的技术方案均属于本发明的保护范围。应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理前提下的若干改进和润饰，应视为本发明的保护范围。
【主权项】
1.一种高速低功耗多阈值D型触发器，其特征在于，包括: 低功耗控制电路，用来接收低功耗控制输入信号slp，对低功耗控制输入信号slp进行缓冲处理后分别输出信号:sleep和nsleep ； 主锁存器，用来接收数据输入信号d、正相输入时钟信号clk、反相输入时钟信号nclk以及信号sleep和nsleep ;所述主锁存器在正相输入时钟信号clk、反相输入时钟信号nclk的控制下对数据输入信号d进行锁存处理后输出信号:qt ; 从锁存器，用来接收信号qt以及正相输入时钟信号clk、反相输入时钟信号nclk ;所述从锁存器在正相输入时钟信号clk、反相输入时钟信号nclk的控制下对信号qt进行锁存处理后分别输出第一输出信号q和第二输出信号nq。
2.根据权利要求1所述的高速低功耗多阈值D型触发器，其特征在于，所述主锁存器在接收sleep为高电平有效、nsleep为低电平有效的信号时，不受正相输入时钟信号clk、反相输入时钟信号nclk的控制，所述主锁存器进入睡眠状态，此时时钟控制部件输出正相输入时钟信号clk为低电平“O”，反相输入时钟信号nclk为高电平“I”。
3.根据权利要求1所述的高速低功耗多阈值D型触发器，其特征在于，所述从锁存器在接收sleep为高电平有效、nsleep为低电平有效信号时，不受正相输入时钟信号clk、反相输入时钟信号nclk的控制，所述从锁存器进入睡眠状态，此时时钟控制部件输出正相输入时钟信号clk为低电平“O”，反相输入时钟信号nclk为高电平“1”，输出值第一输出信号q和第二输出信号nq保持不变。
4.根据权利要求1或2或3所述的高速低功耗多阈值D型触发器，其特征在于，所述低功耗控制电路具有一个输入端和两个输出端，输入端为slp，为低功耗控制信号，高有效；输出端为sle印、nsleep,为睡眠和睡眠的非；所述低功耗控制电路具有一个两级的反相器，其中第一级的反相器由Pl PMOS管和NI NMOS管组成，其栅极连接slp，输出作为低功耗控制电路的一个输出端nsle印；第二级的反相器由P2 PMOS管和N2 NMOS管组成，其栅极连接nsleep，输出作为低功耗控制电路的另一个输出端sle印；P1 PMOS管和P2 PMOS管的衬底连接电源Vdd，源极连接电源Vdd ；N1 NMOS管和N2 NMOS管的衬底接地Vss，源极连接地 Vss0
5.根据权利要求1或2或3所述的高速低功耗多阈值D型触发器，其特征在于，所述主锁存器包括: Gl电路，为C2MOS电路，由高阈值PMOS管P9，低阈值PMOS管LP1，低阈值NMOS管LNl和高阈值NMOS管N9组成，低阈值PMOS管LP1，低阈值NMOS管LNl的栅极连接数据d，高阈值PMOS管P9的栅极连接信号sle印，源极连接Vdd，高阈值NMOS管N9的栅极连接信号nsle印，源极连接Vss ；G1电路的输出连接G2 CMOS传输门的源极； G2电路，由低阈值PMOS管LP2，低阈值NMOS管LN2组成，低阈值PMOS管LP2的栅极连接正相时钟输入信号clk，低阈值NMOS管LN2的栅极连接反相时钟输入信号nclk，G2电路的CMOS传输门的漏极与G3电路，G4电路，G6电路相连接； G3电路，为C2MOS电路，由高阈值PMOS管PlO，低阈值PMOS管LP3，低阈值NMOS管LN3和高阈值NMOS管NlO组成，低阈值PMOS管LP3，低阈值NMOS管LN3的栅极连接G2电路的CMOS传输门漏极的输出，高阈值PMOS管PlO的栅极连接sle印，源极连接Vdd，高阈值NMOS管NlO的栅极连接nsle印，源极连接Vss ；G3电路的输出是信号qt，同时与G4电路的输出以及G5电路的输入相连； G4电路，G5电路，G6电路组成一个反馈保持电路，G4电路，G5电路是高阈值管组成的反相器，G6电路是低阈值管组成的CMOS传输门；G4电路的栅极输入连接G2电路的CMOS传输门漏极的输出，高阈值PMOS管Pll的源极接Vdd，高阈值NMOS管Nll的源极接Nss, G4电路的输出与信号qt相连，同时作为G5电路的栅极输入；G5电路的栅极连接G4电路的输出，高阈值PMOS管P12的源极接Vdd，高阈值NMOS管N12的源极接Vss，G5电路的输出与G6电路的CMOS传输门的源极相连；G6电路的CMOS传输门的源极与G5电路的输出相连，G6电路的CMOS传输门的漏极与G2电路的CMOS传输门漏极的输出相连，同时与G3电路的低阈值管的栅极相连，又与G4电路的输入相连，低阈值PMOS管LP4的栅极接反相时钟输入信号nclk，低阈值NMOS管LN4的栅极接正相时钟输入信号clk。
6.根据权利要求1或2或3所述的高速低功耗多阈值D型触发器，其特征在于，所述从锁存器包括: G7电路，为C2MOS电路，由高阈值PMOS管P13，低阈值PMOS管LP5，低阈值NMOS管LN5和高阈值NMOS管NI3组成，低阈值PMOS管LP5，低阈值NMOS管LN5的栅极连接数据qt，高阈值PMOS管P13的栅极连接sle印，源极连接Vdd，高阈值NMOS管N13的栅极连接nsle印，源极连接Vss ；G7电路的输出连接G8电路的CMOS传输门的源极； G8电路，由低阈值PMOS管LP6，低阈值NMOS管LN6组成，低阈值PMOS管LP6的栅极连接反相时钟输入信号nclk，低阈值NMOS管LN6的栅极连接正相时钟输入信号clk，G8电路的CMOS传输门的漏极与G9电路，GlO电路，G12电路相连接； G9电路，为C2MOS电路，由高阈值PMOS管P14，低阈值PMOS管LP7，低阈值NMOS管LN7和高阈值NMOS管N14组成，低阈值PMOS管LP7，低阈值NMOS管LN7的栅极连接G8电路的CMOS传输门漏极的输出，高阈值PMOS管P14的栅极连接sle印，源极连接Vdd，高阈值NMOS管N14的栅极连接nsle印，源极连接Vss ；G9电路的输出是q，同时与GlO电路的输出以及Gll电路的输入相连； GlO电路，Gll电路，G12电路组成一个反馈保持电路，GlO电路，Gll电路是高阈值管组成的反相器，G12电路是低阈值管组成的CMOS传输门；G10电路的栅极输入连接G8电路的CMOS传输门漏极的输出，高阈值PMOS管P15的源极接Vdd，高阈值NMOS管N15的源极接Vss,GlO电路的输出与信号q相连，同时作为Gll电路的栅极输入；G11电路的栅极连接GlO电路的输出，高阈值PMOS管P16的源极接Vdd，高阈值NMOS管N16的源极接Vss，Gll电路的输出是nq，同时与G12电路的CMOS传输门的源极相连；G12电路的CMOS传输门的源极与Gll电路的输出相连，G12电路的CMOS传输门的漏极与G8电路的CMOS传输门漏极的输出相连，同时与G9电路的低阈值管的栅极相连，又与GlO电路的输入相连，低阈值PMOS管LP8的栅极接正相时钟输入信号clk，低阈值NMOS管LN8的栅极接反相时钟输入信号nclk。
【专利摘要】本发明公开了一种高速低功耗多阈值D型触发器，包括：低功耗控制电路，用来接收低功耗控制输入信号slp，对低功耗控制输入信号slp进行缓冲处理后输出信号：sleep和nsleep；主锁存器，用来接收数据输入信号d、正相输入时钟信号clk、反相输入时钟信号nclk及信号sleep和nsleep；所述主锁存器在正相输入时钟信号clk、反相输入时钟信号nclk的控制下对数据输入信号d进行锁存处理后输出信号：qt；从锁存器，用来接收信号qt及正相输入时钟信号clk、反相输入时钟信号nclk；所述从锁存器在正相输入时钟信号clk、反相输入时钟信号nclk的控制下对信号qt进行锁存处理后分别输出第一输出信号q和第二输出信号nq。本发明具有结构简单、可提高传输效率、降低静态漏电流和功耗等优点。
【IPC分类】H03K3-356, H03K3-012
【公开号】CN104617923
【申请号】CN201510061550
【发明人】胡封林, 胡少飞, 彭元喜, 陈海燕, 孙海燕, 陈虎, 马胜, 王耀华, 吴虎成, 莫兴杰
【申请人】中国人民解放军国防科学技术大学
【公开日】2015年5月13日
【申请日】2015年2月6日