结果采用选择的控制字跳变方式输出用于调整待校准时钟频率的控制字。其中，控制字跳变方式可以是二分法跳变、1/4跳变法、加2减I跳变法、步长固定为I的跳变法等等。具体的，可以划分差值的取值范围，每个取值范围对应一种控制字跳变方式。按照差值由大到小的顺序，控制字跳变方式的选择顺序可以是:二分法跳变一>1/4跳变法一〉加2减I跳变法一〉步长固定为I的跳变法。
[0068]本发明实施例中，参考时钟频率是固定的，例如24兆赫兹(MHz)。由于实施比较的两个计数值的采样时间相同，那么，从初始采样时刻到本次采样时刻，两个时钟所经过的总时长相同。待校准时钟频率可以通过如下公式得到:
[0069]待校准时钟频率=参考时钟频率X参考时钟计数器的计数值+待校准时钟计数器的计数值
[0070]本发明实施例中，所谓二分法是指每次输出的控制字跳变步长都是前一次输出的控制字跳变步长的1/2。以图3所示为例，假设控制字的初始值为5’bl0000，初始跳变步长为8。如果需要输出用于调高上述待校准时钟频率的控制字，则控制字向大跳变，如果需要输出用于调低上述待校准时钟频率的控制字，则控制字向小跳变。图3给出了两种经4次跳变完成频率校准的控制字跳变过程。所谓一次跳变，即输出一次控制字。
[0071]本发明实施例中，所谓1/4跳变法是指每次输出的控制字跳变步长都是前一次输出的控制字跳变步长的1/4。
[0072]本发明实施例中，所谓加2减I跳变法是指:每次输出的控制字跳变步长为2。例如，当前控制字为word,下一次控制字将为word+2或word-2,如果控制字经过一次或多次加2或减2后，待校准时钟计数器的计数值由大于(或小于)参考时钟计数器的计数值变为小于(或大于)参考时钟计数器的计数值，那么，控制字减I (或加I)。
[0073]本发明实施例中，所谓控制字的跳变步长，是指本次输出的控制字相对于前一次输出的控制字的差值。
[0074]现有技术中，没有考虑到PLL的稳定等待时间与输出时钟跨度的关系。以输出时钟跨度越大，稳定等待时间越长的PLL为例。对于输出时钟跨度变化的场景，现有的稳定等待时间的设置不够灵活。为解决这一问题，本发明实施例中，选择控制字跳变方式后，还可以根据预先设定的控制字跳变方式与待校准时钟稳定等待时间的对应关系，确定与选择的控制字跳变方式对应的待校准时钟稳定等待时间，作为本次输出控制字调整待校准时钟频率后等待待校准时钟稳定的时间。
[0075]其中，调节PLL时，如果PLL输出时钟跨度越大，稳定等待时间越长。那么，选择的控制字跳变方式的跳变步长越长，对应的待校准时钟稳定等待时间越长。由于常规的PLL在同一调节档位有跨度越大，稳定等待时间越长这样的特性，该实现方式除了能有效减少跳变次数，还能针对这类PLL的该特性调节稳定等待时间，进一步减少调节时钟所用的总时间，从而提闻调节效率。
[0076]调节PLL时，如果PLL输出时钟跨度越大，稳定等待时间越短。那么，选择的控制字跳变方式的跳变步长越长，对应的待校准时钟稳定等待时间越短。
[0077]基于与上述方法同样的发明构思，本发明实施例还提供一种频率校准装置，如图4所示，具体包括:
[0078]计数实时比较模块401，将待校准时钟计数器的计数值与参考时钟计数器的计数值进行实时比较；
[0079]控制字输出模块402，用于当待校准时钟计数器与参考时钟计数器的计数值不同时，根据比较结果输出用于调整待校准时钟频率的控制字。
[0080]本发明实施例提供的装置，只要两个计数器的计数值不同，即可输出控制字来调整待校准时钟的频率，在不影响频率调节精确度的前提下，提高了频率调节的效率。
[0081]较佳地，计数实时比较模块401具体用于:将所述待校准时钟计数器的计数值与所述参考时钟计数器的计数值在参考时钟域进行实时比较。
[0082]在此基础上，较佳地，所述计数实时比较模块401具体用于:
[0083]在待校准时钟域，将所述待校准时钟计数器的计数值的格式由二进制数转换为格雷码；在所述参考时钟域，将转换为格雷码的所述待校准时钟计数器的计数值进行用于消除亚稳态的延时后转换为二进制数；在所述参考时钟域，将转换为二进制数的所述待校准时钟计数器的计数值进行用于控制时序的延时后，与进行了相同延时的参考时钟计数器的计数值进行比较。
[0084]基于上述任意装置实施例，较佳地，控制字输出模块402具体用于:
[0085]当所述参考时钟计数器的计数值大于所述待校准时钟计数器的计数值，但小于预设的计数阈值时，输出用于调高所述待校准时钟频率的控制字；当所述待校准时钟计数器的计数值大于所述参考时钟计数器的计数值，但小于所述预设的计数阈值时，输出用于调低所述待校准时钟频率的控制字。
[0086]较佳地，输出用于调高所述待校准时钟频率的控制字的条件进一步包括:所述参考时钟计数器的计数值大于所述待校准时钟计数器的计数值+1 ;输出用于调低所述待校准时钟频率的控制字的条件进一步包括:所述待校准时钟计数器的计数值大于所述参考时钟计数器的计数值+1。
[0087]基于上述任意装置实施例，较佳地，控制字输出模块402具体可以用于:根据比较结果采用二分法输出用于调整待校准时钟频率的控制字；或者，根据比较结果采用1/4跳变法输出用于调整待校准时钟频率的控制字；或者，根据比较结果采用加2减I跳变法输出用于调整待校准时钟频率的控制字。如果预先设置了多个控制字跳变方式，较佳地，根据比较结果输出用于调整待校准时钟频率的控制字之前，控制字输出模块还可以用于:当控制字的累积跳变次数未达到最大可跳变次数时，根据待校准时钟频率与参考时钟频率的差值，从预设的N种控制字跳变方式中选择输出控制字所采用的控制字跳变方式，其中，所述差值越大，选择的控制字跳变方式的跳变步长越长，所述N为不小于2的整数；相应的，根据比较结果输出用于调整待校准时钟频率的控制字时，所述控制字输出模块用于:根据比较结果采用选择的控制字跳变方式输出用于调整待校准时钟频率的控制字。
[0088]在此基础上，还可以包括等待时间确定模块，用于在所述控制字输出模块选择控制字跳变方式后，根据预先设定的控制字跳变方式与待校准时钟稳定等待时间的对应关系，确定与选择的控制字跳变方式对应的待校准时钟稳定等待时间，作为本次输出控制字调整待校准时钟频率后等待待校准时钟稳定的时间；其中，选择的控制字跳变方式的跳变步长越长，对应的待校准时钟稳定等待时间越长，或者，选择的控制字跳变方式的跳变步长越长，对应的待校准时钟稳定等待时间越短。
[0089]图5所示为本发明实施例提供的优选的频率校准电路结构示意图。
[0090]假设控制字跳变方式有三种，分别为二分法跳变、1/4跳变法、加2减I跳变法。相应的，有四个待校准时钟稳定等待时间(Tl?T4)，其中，Tl是进行频率校准之前的等待时间，用于确保待校准时钟稳定；T2是二分法跳变对应的等待时间，T3是1/4跳变法对应的等待时间，Τ4是加2减I跳变法对应的等待时间。如果PLL输出时钟跨度越大，需要的稳定时间越长，则Τ2>Τ3>Τ4 ;如果PLL输出时钟跨度越大，需要的稳定时间越短，则Τ2〈Τ3〈Τ4。
[0091]等待待校准时钟稳定电路控制待校准时钟稳定后，计数器控制电路触发参考时钟计数器和待校准时钟计数器开始计数。参考时钟计数器和待校准时钟计数器实时将计数值传送给计数值实时比较电路，由计数值实时比较电路对输入的两个计数值进行比较，其具体实现方式可以参照上述实施例的描述，这里不再赘述。当计数阈值 > 参考时钟计数器的计数值 > 待校准时钟计数器的计数值+1时，指示控制字输出电路增加控制字的值(即输出用于调高待校准时钟频率的控制字)，还将两个时钟的计数值发送给控制字跳变方式选择电路；当参考时钟计数器的计数值+1〈待校准时钟计数器的计数值〈计数阈值时，指示控制字输出电路减小控制字的值(即输出用于调低待校准时钟频率的控制字)，还将两个时钟的计数值发送给控制字跳变方式选择电路；当计数阈值=参考时钟计数器的计数值(即到达计数阈值，仍然无法判断两个计数器的计数值差异)，指示控制字输出电路不改变控制字的值。控制字跳变方式选择电路根据接收到的两个计数值，确定两个时钟频率的差值，进而根据时钟频率的差值从上述三种控制字跳变方式中选择一种，将选择的控制字跳变方式通知给控制字输出电路，可选的，控制字跳变方式选择电路首先判断控制字累积跳变次数是否达到最大可跳变次数，只有未达到时，才进行控制字跳变方式的选