如前所述形成于第三晶体管M3和第七晶体管M7之间，当数据信号DATA和延迟数据信号DATA_D取异或(XOR)的逻辑运算结果为高逻辑电平时，亦即，当数据信号DATA处于高逻辑电平且延迟数据信号DATA_D处于低逻辑电平时，或反之时(即数据信号DATA发生状态转换时)，第三电流源603经由第六切换器653耦接至第六节点N6 (故注入第二电流至第六节点N6)。与之相反的是，当数据信号DATA和延迟数据信号DATA_D取异或(XOR)的逻辑运算结果为低逻辑电平时(即数据信号DATA未发生状态转换时)，第三电流源603不会经由第六切换器653耦接至第六节点N6 (故不会注入第二电流至第六节点N6)。由于通过第四晶体管M4的电流由通过第七晶体管M7的电流所镜射而来(也就是注入至第六节点N6的电流)，通过第四晶体管M4的电流在有状态转换时将会比没有状态转换时来得更大。
[0067]图7C是显示根据本发明一实施例所述的输出电位Vo的波形图，其中图7C的输出电位Vo的波形是代表一理想状态。而在实际状态下，若耦接至低电压差分信号驱动电路100的第一节点NI和第二节点N2的传输线很长，则传输线上的电阻值和电容值可能会扭曲输出电位Vo的波形，此由严重的RC延迟效应所导致。图8是显示根据本发明一实施例所述的理想状态下的输出电位Vo的波形图，以及低电压差分信号驱动电路100具有较长传输线时的输出电位Vo_long的波形图。由图中可以看出，输出电位Vo的振幅在数据信号DATA状态转换时(例如时间点tO和t3)与没有状态转换时(例如时间点t2和t5)比较，在理想情况下应该是增加的。然而，在输出电位Vo_long的波形中，输出电位Vo_long的振幅于时间点tO和t3反而较于时间点t2和t5更低，这是由于严重的RC延迟效应所导致。为了防止前述情况发生，本发明又提供另一种实施例，其中，第三电流吸收器601或第三电流源603为一可变电流吸收器或一可变电流源，且第二电流可调整来克服RC延迟效应并强化转换边缘。在一实施例中，可变电流吸收器或可变电流源可以用一电流输出的数字转模拟转换器(Current-output Digital-to-Analog Converter，IDAC)来实施，其中电流输出的数字转模拟转换器耦接至一计数器，此计数器输出多个控制位至电流输出的数字转模拟转换器，以调整吸收或注入的第二电流，但本发明并不仅限于此。在一实施例中，可变电流吸收器或可变电流源可以用手动调整，例如通过一使用者接口来人工控制计数器，以增加或减少输出至电流输出的数字转模拟转换器的控制位。在另一实施例中，可变电流吸收器或可变电流源可以根据输出电位Vo来自动调整，其中输出电位Vo可以通过计算第一节点NI和第二节点N2之间的一电位差来取得。例如，可以用已知的一电位减法器(VoltageSubstractor)来执行。在一实施例中，可变电流吸收器或可变电流源的调整可以在传送真正数据信号之前的一交握期间(Handshaking Per1d)中来进行，其中，一交握数据范本(Handshaking Data Pattern)作为一数据信号，以产生输出电位Vo。于交握期间中，可变电流吸收器或可变电流源可以进行调整，以吸收或注入适合的第二电流，而在交握期间之后，第二电流即维持一恒定值(亦即，于真正数据信号传输期间维持恒定值)，但本发明并不仅限于此。
[0068]图9是显示根据本发明一实施例所述的低电压差分信号驱动电路100的示意图，其中低电压差分信号驱动电路100包括一第一驱动器911、一第二驱动器912、一第三驱动器913，以及一第四驱动器914。与图6A至6D的实施例相比，低电压差分信号驱动电路100还包括一自动预加重电路(Auto Pre-emphasis Circuit) 901，其中自动预加重电路901親接至第一驱动器911或第二驱动器912的第三电流吸收器601 (其为可变电流吸收器)，以及耦接至第三驱动器913或第四驱动器914的第三电流源(其为可变电流源)。第一驱动器911、第二驱动器912、第三驱动器913，以及第四驱动器914的其余元件分别与前述的第一驱动器611、第二驱动器612、第三驱动器613，以及第四驱动器614相同。为简化起见，第一驱动器911或第二驱动器912中除了第一电流吸收器201、第五切换器651，以及第三电流吸收器601以外的元件不会在图9中绘出；同样地，第三驱动器913或第四驱动器914中除了第一电流源203、第六切换器653，以及第三电流源603以外的元件亦不会在图9中绘出。第一驱动器911、第二驱动器912、第三驱动器913，或第四驱动器914的元件操作原理，部分与图6A至6D的第一驱动器611、第二驱动器612、第三驱动器613，或第四驱动器614相同且已于之前实施例中描述，在此将不再重复说明。在一实施例中，自动预加重电路901接收输出电位Vo，一转换边缘信号SEl，以及一延迟转换边缘信号SE1_D，并据以产生一预加重信号SP1，用于控制第一驱动器911或第二驱动器912的第三电流吸收器601，以及控制第三驱动器913或第四驱动器914的第三电流源603，从而调整吸收或注入的第二电流。在另一实施例中，自动预加重电路901可以接收第一节点NI的电位和第二节点N2的电位，而非接收输出电位Vo。自动预加重电路901可以通过计算第一节点NI和第二节点N2之间的一电位差来取得输出电位Vo。例如，可以用已知的一电位减法器来执行。在一实施例中，自动预加重电路901可于一上升边缘期间调整第三电流吸收器601和第三电流源603，其中转换边缘信号SEl根据数据信号DATA、延迟数据信号DATA_D的反相逻辑(如图8所示)，两者取与(AND)的逻辑运算结果而得出。因此，当数据信号DATA处于一上升边缘时，转换边缘信号SEl为高逻辑电平。在另一实施例中，自动预加重电路901可于一下降边缘期间调整第三电流吸收器601和第三电流源603，其中转换边缘信号SEl根据延迟数据信号DATA_D、数据信号DATA的反相逻辑(未显示)，两者取与(AND)的逻辑运算结果而得出。因此，当数据信号DATA处于一下降边缘时，转换边缘信号SEl为高逻辑电平。另外，可使用类似于图7A的延迟电路701来产生延迟转换边缘信号SE1_D，其通过延迟一转换边缘信号SEl —延迟时间而产生。在一实施例中，延迟转换边缘信号SE1_D和转换边缘信号SEl之间的一时间差等同于延迟数据信号DATA_D和数据信号DATA之间的时间差。在一实施例中，低电压差分信号驱动电路100可还包括一启动切换器(未显示)，其中启动切换器耦接于自动预加重电路901和第三电流吸收器601或第三电流源603之间，此启动切换器于交握期间内导通，以调整第三电流吸收器601或第三电流源603，接着在交握期间之后，启动切换器改为不导通，使得第二电流在真正数据信号传送期间维持一恒定值。
[0069]图10是显示根据本发明一实施例所述的自动预加重电路901的示意图。自动预加重电路901包括一电容器1020、一第七切换器1011、一第八切换器1012，以及一第三运算放大器1030。电容器1020具有一第一端和一第二端，其中电容器1020的第一端用于接收输出电位Vo。第七切换器1011具有一第一端和一第二端，其中第七切换器1011的第一端耦接至电容器1020的第二端，而第七切换器1011的第二端耦接至接地电位VSS。当转换边缘信号SEl为高逻辑电平时，第七切换器1011导通；而当转换边缘信号SEl为低逻辑电平时，第七切换器1011不导通。第八切换器1012具有一第一端和一第二端，其中第八切换器1012的第一端耦接至电容器1020的第二端。当延迟转换边缘信号SE1_D为高逻辑电平时，第八切换器1012导通；而当延迟转换边缘信号SE1_D为低逻辑电平时，第八切换器1012不导通。第三运算放大器1030具有一正输入端、一负输入端，以及一输出端，其中第三运算放大器1030的正输入端耦接至第八切换器1012的第二端，第三运算放大器1030的负输入端耦接至接地电位VSS，而第三运算放大器1030的输出端用于输出预加重信号SP1。在一实施例中，第三运算放大器1030的负输入端经由一参考电压源1040耦接至接地电位VSS，其中参考电压源1040可具有负值的一参考电位Vref (例如:-0.5V)。在一实施例中，自动预加重电路901还包括一第九切换器1013。第九切换器1013具有一第一端和一第二端，其中第九切换器1013的第一端耦接至第三运算放大器1030的输出端，而第九切换器1013的第二端耦接至第一驱动器911或第二驱动器912的第三电流吸收器601，以及耦接至第三驱动器913或第四驱动器914的第三电流源603。当延迟转换边缘信号SE1_D为高逻辑电平时，第九切换器1013导通；而当延迟转换边缘信号SE1_D为低逻辑电平时，第九切换器1013不导通。自动预加重电路901的操作原理可参考图8的信号波形图进行说明，且本实施例的转换边缘信号SEl根据数据信号DATA、延迟数据信号DATA_D的反相逻辑(如图8所示)，两者取与(AND)的逻辑运算结果而得出。数据信号DATA于时间点tO处于状态转换(上升边缘)。于时间点tO至tl的区间内，转换边缘信号SEl为高逻辑电平，而延迟转换边缘信号SE1_D为低逻辑电平，故第七切换器1011导通，且第八切换器1012和第九切换器1013不导通。此时，电容器1020的第一端于时间点tl充电至输出电位Vo (以Vo (tl)来表示)，而电容器1020的第二端充电至接地电位VSS，使得一电位差Vo (t I)储存在电容器1020中。因为第九切换器1013不导通，所以没有预加重信号SPl输出至第三电流吸收器601和第三电流源603。在时间点tl至t2的区间内，转换边缘信号SEl为低逻辑电平，而延迟转换边缘信号SE1_D为高逻辑电平，故第七切换器1011不导通，且第八切换器1012和第九切换器1013导通。因此，当把时间点t2的输出电位Vo表示为Vo (t2)，第三运算放大器1030的正输入端的电位即为Vo (t2) -Vo (tl)。当电位Vo (t2) -Vo (tl)高于参考电位Vref时，预加重信号SPl为高逻辑电平，以增加第二电流；而当电位Vo(t2)-Vo(tl)低于参考电位Vref时，预加重信号SPl为低逻辑电平，以减少第二电流(须注意参考电位Vref可以是负值)。在时间点t2之后，第七切换器1011、第八切换器1012，以及第九切换器1013皆不导通。在此前提下，通过设计交握数据范本和参考电位Vref，输出电位Vo (t2)可以适当地调整成等于Vo (tl)+Vref，其中参考电位Vref可为负值，可用于克服RC延迟和强化转换边缘。在另一实施例中，第三运算放大器1030的负输入端可以改为不经由参考电压源1040而直接耦接至接地电位VSS，而第三运算放大器1030的负输入端和正输入端之间的一输入偏移电压(Input Offset Voltage) Vos (未显示)可以通过设计第三运算放大器1030的一输入差动对(Input Differential Pair)的晶体管尺寸来设定，此时，输入偏移电压Vos即具有类似于负值的参考电位Vref的功能，但本发明并不仅限于此。
[0070]本发明提供一种设计新颖的低电压差分信号驱动电路，总结而言，所提的低电压差分信号驱动电路至少具有下列优点，较传统设计更为先进:(I)省略电流源和电流吸收器的设计；(2)增加顶部空间及增广输出范围；(3)可适用于先进制程中极低供应电压的各种应用产品；(4)加快操作速度；(5)减少制造成本；以及(6)提升高数据传输速率下的信号品质O
[0071]值得注意的是，以上所述的信号电压、信号电流、电阻值，以及其余元件参数均非为本发明的限制条件。设计者可以根据不同需要调整这些设定值。另外，本发明的低电压差分信号驱动电路并不仅限于图ι-?ο所图示的状态。本发明可以仅包括图1-10的任何一或多个实施例的任何一或多项特征。换言之，并非所有图示的特征均须同时实施于本发明的低电压差分信号驱动电路当中。除此之外，如低电压差分信号驱动电路100的第一晶体管Ml、第二晶体管M2、第三晶体管M3，以及第四晶体管M4可用其他组态实施，例如:各种N型晶体管及各种P型晶体管皆可取而代，信号和装置的极性亦可对应修改，只要不脱离本发明原始设计的原理精神即可。
[0072]在本说明书以及权利要求书中的序数，例如“第一”、“第二”、“第三”等等，彼此之间并没有顺序上的先后关系，其仅用于标示区分两个具有相同名字的不同元件。
[0073]以上所述仅为本发明较佳实施例，然其并非用以限定本发明的范围，任何熟悉本项技术的人员，在不脱离本发明的精神和