，其中k = Iog2K,而且在每一级的校验节点上基于超前计算方式计算全部可能输出结果 以供后续译码过程选择，并且将译码结果发送到内存单元。
[0015] -种基于超前计算的高维基极化码译码方法，包括：
[0016] 控制模块向处理器模块发出控制信号，向内存单元发送地址信号；
[0017] 内存单元根据所述地址信号向处理器模块发送输入数据；处理器模块包括多个节 点处理器，每个节点处理器获取的输入数据个数为K，输出数据个数为1，其中K为高维基的 维数；
[0018] 每个节点处理器根据控制信号对内存模块发送来的K个输入数据执行极化码译 码处理，其中利用高维基译码算法将极化码译码过程中的k级译码合并为一次迭代，其中k =Iog2K，而且在每一级的校验节点上基于超前计算方式计算全部可能输出结果以供后续 译码过程选择，并且将译码结果发送到内存单元。
[0019] 从上述技术方案可以看出，本发明提供了一种高维基的极化码译码器设计。本发 明中的译码器结构是一种全新的译码结构，该结构利用少量硬件资源为代价，在译码器吞 吐率上取得可观的改进。同时，本发明操作简单，通用性好，具有较好的实用化前景。
【附图说明】
[0020] 图1是使用极化码译码的基本结构框图。
[0021] 图2是信道极化的基本结构组成示意图。
[0022] 图3是长度为N的信道极化装置的递归结构示意图，其中递归的最小单元（即N =1时）为图2所示的基本单元。
[0023] 图4是一个码长N = 4的极化码的码树示意图。图中指使了一条串行抵消译码得 到的路径，其对应的比特估计序列为（0110)。
[0024] 图5是一个码长N = 8的极化码串行抵消译码算法实现图。
[0025] 图6是极化码超前计算方法的基本原理。
[0026] 图7是基二极化码向基四极化码转化过程的理论推导示意图。
[0027] 图8是基于超前计算的基四极化码译码器的实现架构图。
[0028] 图9是基于超前计算的高维基极化码译码器操作步骤流程图。
[0029] 图10是基于超前计算的高维基极化码译码器的实现架构图。
[0030] 图11是基于超前计算的基八极化码译码器中节点处理器的一种实现结构图。
[0031] 图12是基于超前计算的高维基极化码译码器的硬件设计概述图。
[0032] 图13是内存模块和处理器模块之间数据缓存器的硬件设计概述图。
[0033] 图14是基于超前计算的基四极化码译码器操作步骤流程图。
【具体实施方式】
[0034] 为使本发明的目的、技术方案和优点更加清楚，下面结合附图对本发明作进一步 的详细描述。
[0035] 本发明提出一种基于超前计算的高维基极化码译码器，包括：控制模块，用于向处 理器模块发出控制信号，向内存单元发送地址信号；内存单元，用于根据所述地址信号向处 理器模块发送输入数据；处理器模块，包括多个节点处理器，每个节点处理器获取的输入数 据个数为K，输出数据个数为1，其中K为高维基的维数；每个节点处理器，用于根据控制信 号，对内存模块发送来的K个输入数据执行极化码译码处理，其中利用高维基译码算法将 极化码译码过程中的k级译码合并为一次迭代，其中k = Iog2K，而且在每一级的校验节点 上基于超前计算方式计算全部可能输出结果以供后续译码过程选择，并且将译码结果发送 到内存单元。
[0036] 在一个实施方式中，该高维基极化码译码器还包括：部分和更新模块，用于接收处 理器模块产生的译码结果，利用部分和更新算法更新部分和序列，并将更新后的部分和序 列返回给处理器模块。
[0037] 在一个实施方式中，该高维基极化码译码器还包括分别与处理器模块和内存单元 相连接的双缓存模块，用于在处理器模块的数据处理速度与内存单元的数据输出速度之间 达到匹配。
[0038] 在一个实施方式中，所述每个节点处理器，用于执行：
[0039] (1)、迭代译码过程：该过程包括：按照每个时钟周期所产生的所述控制信号和所 述地址信号，从内存单元中读取出需要进行处理的LLR值，从部分和更新模块中取出部分 和序列，将处理结果数据LLR值存入内存单元对应的区域，完成一级迭代过程；重复n/k次， 完成一次完整的迭代，以求出一个码字的估计LLR值，η为码长；
[0040] (2)、译码判决过程：将上述迭代译码过程得到的一个码字的估计LLR值进行硬判 决，得到对该码字的一个估计值，该估计值即为译码结果。
[0041] 在一个实施方式中，高维基极化码译码器优选为基四极化码译码；所述输入数据 为4个，分别为第一输入数据、第二输入数据、第三输入数据和第四输入数据；
[0042] 节点处理器包括第一级和第二级；
[0043] 第一级包括：第一选择器、第二选择器、第一校验节点、第一变量节点，第二校验节 点和第二变量节点、第三选择器和第四选择器，其中第一选择器的输入连接到第一输入数 据；第一选择器的输出连接第二校验节点的输入和第二变量节点的输入；第二选择器的输 入连接到第二输入数据，第二选择器的输出连接到第二校验节点的输入和第二变量节点的 输入；第一校验节点的输入连接到第三数据和第四数据；第一变量节点的输入连接到第三 数据和第四数据；第一校验节点的输出连接到第三选择器的输入；第一变量节点的输出连 接到第三选择器的输入；第二校验节点的输出连接到第四选择器的输入；第二变量节点的 输出连接到第四选择器的输入；
[0044] 第二级包括：第三校验节点、第五选择器、超前计算单元和第六选择器，其中第三 校验节点的输入连接到第三选择器的输出和第四选择器的输出；第六选择器的输入连接到 第五校验节点的输出和第五选择器的输出；超前计算单元的输入连接到第二选择器的输出 和第四选择器的输出；超前计算单元的输出连接到第五选择器的输入。
[0045] 在一个实施方式中，超前计算单元包括：连接到第二选择器的输出和第四选择器 的输出的第一加法变量节点；连接到第二选择器的输出和第四选择器的输出的第一减法 变量节点；与第一加法变量节点连接的第一寄存器；与第一减法变量节点连接的第二寄存 器。
[0046] 本发明提供了一种基于超前计算的高维基极化码译码方法。该方法包括：在极化 码译码码树上，将两级或者更多级码树合并成一级（由于极化码的构造特性，只能将大小 为2的整数次幂的级数合并为一级进行计算），减少极化码译码迭代的次数；同时在每一 级的校验节点上利用超前计算方法以提高译码器整体吞吐率。在整体译码流程中，本发明 所用的架构是半并行译码架构。该方法的译码性能和传统的基二SC(Radix-2-SC，下简称 R2-SC)译码没有实质差别，下面参见图7和图8,以基四SC(Radix-4-SC，下简称R4-SC)译 码方法为例介绍高维基极化码译码算法（Radix-K-SC，下简称RK-SC。其中K为SC译码的 维数，就是将R2-SC译码的k级译码流程合并为一级，k = Iog2K)的理论依据：
[0047] 在极化码的译码过程中，可以将每一级上的节点分为校验节点和变量节点，分别 对应于图8中的校验处理器（F)和变量节点器（G)。在校验节点上对输入的两个对数似 然比（Log-Likelihood Ratio,简称LLR，在图中用L表示）进行的操作为Lf= sign (L J Sign(Lb)min( I La|, I Lb|)，简记为Lf= F(La, Lb);在变量节点上对输入的两个LLR进行的操
，简记SLg= G (La，Lb)。将译码流程中两级合并成一级， 就可以得到一个如图8中左下角的节点处理单元结构。该节点处理单元有四个输入，分别 记为La，Lb，L。，Ld。根据简单推导，可以求出基四极化码译码算法中迭代计算的公式：
[0048] L1 = F (F 1; F2) = F (F (La, Lb), F (Lc, Ld))；
[0049] L2= G (F 1; F2) = G (F (La, Lb), F (Lc, Ld))；
[0050] L3= F (G 1; G2) = F (G (La, Lb), G (Lc, Ld))；
[0051 ] L4= G (G 1; G2) = G (G (La, Lb), G (Lc, Ld))；
[0052] 如图7所示，公式中，L1, L2, L3, L4为节点处理单元的四种输出可能。这样一来，节 点处理器的种类也由R2-SC的变量处理器和校验处理器两种，变为了 R4-SC中L1, L2, L3, L4 四种。同样的每个节点处理单元的输入也从从R2-SC的2个变成了 4个。这里，我们定义 LjP L i互为对偶节点，同理L 4也和L 3互为对偶节点。同时，译码级数也将减少到原来的一 半。
[0053] 仔细观察译码过程可以得到：在第一种节点（L1)得到输入信息值而被激活的时 候，由于第二种节点（L 2)与第一种节点（L1)的操作在很大一部分程度上是相同的（即上述 公式中F (La，Lb)，F (L。，Ld)部分，图7中用虚线方框标记），我们就利用前面提到的超前计算 方法，在计算1^的同时，将第L 2最外层的变量节点（G)的两种输出可能结果全部算出并储 存，等到下一次需要计算L2节点输出时，只需通过选择器来选择已储存的两种输出中正确 的一个即可。同理，LJPL 4的计算也如此。这就是基于超前计算的R4-SC译码算法。经过 软件仿真统计，超前计算R4-SC的译码性能和R2-SC完全一致，这和理论推导也是相符的， 验证了超前计算R4-SC的理论可实现性。
[0054] 根