元处理完的之后的中间数值（每个节点处理单元都有1个或者3个）数根据控制模块产 生的控制信号存入内存模块的相应模块，用作后续迭代使用。此时需要对处理器模块输出 数据的个数进行分类：如果输出数据为4个，则表明该码字的一次完整迭代还没有完成， 回到（231)继续迭代；如果输出数据为1个，则表明该码字的一次完整迭代已经完成，执行 (234);否则，如果输出数据个数为2个，那么表明所处理的极化码码长不是四的整数次幂， 那么执行（235)。
[0114] (234)若（233)中最终的输出只有1个，则说明需要译码的极化码码长为4的整数 次幂，那么该输出则为所需译码码字的LLR值，直接进入步骤4 ;
[0115] (235)若（233)中最终的输出为2个，则说明需要译码的极化码码长为2的整数次 幂但不是4的整数次幂，那么需要对最后一级迭代的节点处理单元进行输入补齐操作。如 图14左下角的节点处理单元结构图所示，将剩余的2个输入用m替代，和（233)中得到的2 个输出结果一起组成最后一级的4个输入，根据节点位置对4个输入值进行相应计算并最 终得到当前译码码字的LLR值，进入步骤4。
[0116] (14)步骤4 :译码判决。当一个码字的LLR值求出以后，将上一步骤中得到的某一 码字的LLR值送入判决单元进行硬判决，得到对该子信道码字的一个估计值（即该码字的 译码结果）。
[0117] (15)步骤5 :部分和更新。处理器模块将硬判决的结果输出给部分和模块，部分和 模块根据控制信息，按照译码算法对部分和序列进行更新。并将这个部分和序列返回译码 器，用于后续译码使用。
[0118] (16)步骤6,迭代译码。重复步骤6,对下一个码字进行迭代计算并判决译码。如 果所有码字都已得到判决结果，则译码算法结束。
[0119] 本发明的实施方式已经进行了多次试验实验，下面以K = 4的基四译码器为例 简要介绍实施情况。软件仿真方面，与理论推算相同，基于超前计算的基四极化码译码 (LR4-SC)算法的译码性能和串行抵消（SC)算法的译码性能完全一致。硬件资源评估方面， LR4-SC译码器在寄存器数量和校验处理器数量上和SC译码器基本相同，在变量处理器上， LR4-SC译码器比SC译码器多33 %，同时LR4-SC译码器在SC译码器的基础上提高了约33 % 的吞吐率。
[0120] 以上所述，仅为本发明的较佳实施例而已，并非用于限定本发明的保护范围。凡在 本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护 范围之内。
【主权项】
1. 一种基于超前计算的高维基极化码译码器，其特征在于，包括： 控制模块，用于向处理器模块发出控制信号，向内存单元发送地址信号； 内存单元，用于根据所述地址信号向处理器模块发送输入数据； 处理器模块，包括多个节点处理器，每个节点处理器获取的输入数据个数为K，输出数 据个数为1，其中K为高维基的维数； 每个节点处理器，用于根据控制信号，对内存模块发送来的K个输入数据执行极化码 译码处理，其中利用高维基译码算法将极化码译码过程中的k级译码合并为一次迭代，其 中k = Iog2K,而且在每一级的校验节点上基于超前计算方式计算全部可能输出结果以供后 续译码过程选择，并且将译码结果发送到内存单元。2. 根据权利要求1所述的高维基极化码译码器，其特征在于，还包括： 部分和更新模块，用于接收处理器模块产生的译码结果，利用部分和更新算法更新部 分和序列，并将更新后的部分和序列返回给处理器模块。3. 根据权利要求1所述的高维基极化码译码器，其特征在于，还包括分别与处理器模 块和内存单元相连接的双缓存模块，用于在处理器模块的数据处理速度与内存单元的数据 输出速度之间达到匹配。4. 根据权利要求2所述的高维基极化码译码器，其特征在于，所述每个节点处理器，用 于执行： (1) 、迭代译码过程：该过程包括：按照每个时钟周期所产生的所述控制信号和所述地 址信号，从内存单元中读取出需要进行处理的LLR值，从部分和更新模块中取出部分和序 列，将处理结果数据LLR值存入内存单元对应的区域，完成一级迭代过程；重复n/k次，完成 一次完整的迭代，以求出一个码字的估计LLR值，n为码长； (2)、译码判决过程：将上述迭代译码过程得到的一个码字的估计LLR值进行硬判决， 得到对该码字的一个估计值，该估计值即为译码结果。5. 根据权利要求1所述的高维基极化码译码器，其特征在于，所述高维基极化码译码 器为基四极化码译码；所述输入数据为4个，分别为第一输入数据、第二输入数据、第三输 入数据和第四输入数据； 所述节点处理器包括第一级和第二级； 第一级包括：第一选择器、第二选择器、第一校验节点、第一变量节点，第二校验节点和 第二变量节点、第三选择器和第四选择器，其中第一选择器的输入连接到第一输入数据；第 一选择器的输出连接第二校验节点的输入和第二变量节点的输入；第二选择器的输入连接 到第二输入数据，第二选择器的输出连接到第二校验节点的输入和第二变量节点的输入； 第一校验节点的输入连接到第三数据和第四数据；第一变量节点的输入连接到第三数据和 第四数据；第一校验节点的输出连接到第三选择器的输入；第一变量节点的输出连接到第 三选择器的输入；第二校验节点的输出连接到第四选择器的输入；第二变量节点的输出连 接到第四选择器的输入； 第二级包括：第三校验节点、第五选择器、超前计算单元和第六选择器，其中第三校验 节点的输入连接到第三选择器的输出和第四选择器的输出；第六选择器的输入连接到第五 校验节点的输出和第五选择器的输出；超前计算单元的输入连接到第二选择器的输出和第 四选择器的输出；超前计算单元的输出连接到第五选择器的输入。6. 根据权利要求5所述的高维基极化码译码器，其特征在于，所述超前计算单元包括： 连接到第二选择器的输出和第四选择器的输出的第一加法变量节点； 连接到第二选择器的输出和第四选择器的输出的第一减法变量节点； 与第一加法变量节点连接的第一寄存器； 与第一减法变量节点连接的第二寄存器。7. -种基于超前计算的高维基极化码译码方法，其特征在于，包括： 控制模块向处理器模块发出控制信号，向内存单元发送地址信号； 内存单元根据所述地址信号向处理器模块发送输入数据；处理器模块包括多个节点处 理器，每个节点处理器获取的输入数据个数为K，输出数据个数为1，其中K为高维基的维 数； 每个节点处理器根据控制信号对内存模块发送来的K个输入数据执行极化码译码处 理，其中利用高维基译码算法将极化码译码过程中的k级译码合并为一次迭代，其中k = Iog2K,而且在每一级的校验节点上基于超前计算方式计算全部可能输出结果以供后续译 码过程选择，并且将译码结果发送到内存单元。8. 根据权利要求7所述的方法，其特征在于，所述每个节点处理器，用于执行： (1) 、迭代译码过程：该过程包括：按照每个时钟周期所产生的所述控制信号和所述地 址信号，从内存单元中读取出需要进行处理的LLR值，从部分和更新模块中取出部分和序 列，将处理结果数据LLR值存入内存单元对应的区域，完成一级迭代过程；重复n/k次，完成 一次完整的迭代，以求出一个码字的估计LLR值，n为码长； (2)、译码判决过程：将上述迭代译码过程得到的一个码字的估计LLR值进行硬判决， 得到对该码字的一个估计值，该估计值即为译码结果。9. 根据权利要求7所述的方法，其特征在于，所述高维基极化码译码器为基四极化码 译码；所述输入数据为4个，分别为第一输入数据、第二输入数据、第三输入数据和第四输 入数据； 所述节点处理器包括第一级和第二级； 第一级包括：第一选择器、第二选择器、第一校验节点、第一变量节点，第二校验节点和 第二变量节点、第三选择器和第四选择器，其中第一选择器的输入连接到第一输入数据；第 一选择器的输出连接第二校验节点的输入和第二变量节点的输入；第二选择器的输入连接 到第二输入数据，第二选择器的输出连接到第二校验节点的输入和第二变量节点的输入； 第一校验节点的输入连接到第三数据和第四数据；第一变量节点的输入连接到第三数据和 第四数据；第一校验节点的输出连接到第三选择器的输入；第一变量节点的输出连接到第 三选择器的输入；第二校验节点的输出连接到第四选择器的输入；第二变量节点的输出连 接到第四选择器的输入； 第二级包括：第三校验节点、第五选择器、超前计算单元和第六选择器，其中第三校验 节点的输入连接到第三选择器的输出和第四选择器的输出；第六选择器的输入连接到第五 校验节点的输出和第五选择器的输出；超前计算单元的输入连接到第二选择器的输出和第 四选择器的输出；超前计算单元的输出连接到第五选择器的输入。10. 根据权利要求7所述的方法，其特征在于，该方法还包括： 接收处理器模块产生的译码结果，利用部分和更新算法更新部分和序列，并将更新后 的部分和序列返回给处理器模块。
【专利摘要】本发明提出一种基于超前计算的高维基极化码译码器和极化码译码方法。包括：控制模块，用于向处理器模块发出控制信号，向内存单元发送地址信号；内存单元，用于根据所述地址信号向处理器模块发送输入数据；理器模块，包括多个节点处理器，每个节点处理器，用于根据控制信号，对内存模块发送来的K个输入数据执行极化码译码处理，其中利用高维基译码算法将极化码译码过程中的k级译码合并为一次迭代，其中k＝log2K，而且在每一级的校验节点上基于超前计算方式计算全部可能输出结果以供后续译码过程选择，并且将译码结果发送到内存单元。
【IPC分类】H03M13/13
【公开号】CN105049061
【申请号】CN201510208465
【发明人】牛凯, 许郑磊
【申请人】北京邮电大学
【公开日】2015年11月11日
【申请日】2015年4月28日