板作为信号输出端，该信号 输出端通过一个切换开关连接到共模电平。
[0038] 如图3所示，是本发明较佳实施例逐次逼近模数转换器的电容阵列结构；本发明 较佳实施例逐次逼近模数转换器的电容阵列结构所对应的逐次逼近模数转换器的输出数 字信号为12位，电容阵列包括12个位权重电容，所述电容阵列分成3段子电容阵列，每段 所述子电容阵列分别包括多个所述位权重电容，各所述子电容阵列的所述位权重电容的个 数和为12。由图3所示可知，第一段所述子电容阵列内部的所述位权重电容包括3个，分别 为权重电容C11、C12和C13,大小分别为1倍单位电容即C，2倍单位电容即2C，4倍单位电 容即2 2C，电容值在各电容的顶部都有标出。
[0039] 第二段所述子电容阵列内部的所述位权重电容包括4个，分别为权重电容C21、 C22、C23和C24,大小分别为2倍单位电容，4倍单位电容，8倍单位电容即23C，16倍单位电 容即2 4C。
[0040] 第三段所述子电容阵列内部的所述位权重电容包括5个，分别为权重电容C31、 C32、C33、C34和C35,且大小分别为1倍单位电容，2倍单位电容，4倍单位电容，8倍单位电 容，16倍单位电容。
[0041] 第一段所述子电容阵列和第二段所述子电容阵列之间的耦合电容Csl的大小为4 倍单位电容；第三段所述子电容阵列和第二段所述子电容阵列之间的耦合电容Cs2的大小 为2倍单位电容。在第一段所述子电容阵列和第二段所述子电容阵列中分别设置有一个所 述调节电容Cpl和Cp2,第一段所述子电容阵列中的所述调节电容Cpl的大小为4倍单位电 容，第二段所述子电容阵列中的所述调节电容Cp2的大小为29倍单位电容。
[0042] 最低段即第一段的所述子电容阵列中包括有一个终端电容C0,该终端电容C0和 最低位的所述位权重电容C11的大小相同且都等于单位电容。
[0043] 各所述子电容阵列的各所述位权重电容的上极板都连接在一起，各所述子电容阵 列的各所述位权重电容的下极板分别接一个一刀三掷开关101，所述终端电容C0的下极板 也接一个一刀三掷开关101，在控制信号的控制下各所述一刀三掷开关101的另一端连接 输入电压Vin、正相参考电压Vrefp和反相参考电压Vrefn中的一个；在其它实施例中，当 参考电压不是差分结构时，也能为在控制信号的控制下各所述一刀三掷开关101的另一端 连接输入电压、参考电压和地中的一个。
[0044] 最高段的所述子电容阵列的各所述位权重电容的上极板作为信号输出端Vout，该 信号输出端Vout通过一个切换开关102连接到共模电平Vcm。
[0045] 本发明较佳实施例中通过耦合电容和调节电容的设置后，不仅实现了电容阵列的 分段，而且还进行采用单位电容的倍数的电容就能实现权重的正确配置。本发明较佳实施 例共使用108个单位电容，大幅度减小了电容阵列的面积，从而减小了芯片的面积，降低功 耗，提高速度；全部是单位电容，没有分数电容，避免了分数电容制造的不精确性，避免大的 寄生和失配，提高转换精度。
[0046] 如图4所示，是逐次逼近模数转换器的结构图；逐次逼近模数转换器用二进制查 找法来决定匹配输入信号的最接近的数字值。
[0047] 将输入的模拟信号即输入电压Vin与已知的参考电压vrefn和Vrefp进行多次比 较，在时序逻辑单元104的控制下，使转换后的数字值在数值上逐次逼近输入模拟量的对 应值。
[0048] 在采样阶段，将输入信号采样到DAC的电容阵列103上。
[0049] 开始转换后，控制逻辑电路即时序逻辑单元104在时钟输入的控制下先把DAC最 高位的电容下极板接参考电压Vrefp其余接地Vrefn，这样会在数模转换器DAC即电容阵列 103的输出端产生VCM+l/2Vref-Vin，然后把比较器105的输出反馈到控制逻辑电路104， 以决定下一步是将高位电容接Vrefp还是Vrefn，并将次高位电容接Vrefp，即DAC103下个 转换周期是输出VCM+3/4Vref-Vin，还是VCM+l/4Vref-Vin。以此类推，比较器105不断对 比输入端，直到完成最低有效位（LBS)的转换，至此各位的码值均已确定，逐次逼近转换完 成。
[0050] 分段后的二进制权重电容阵列要确保在分段处有正确的权重，确保DAC的线性。 现说明如下：
[0051] 在图3的位置①处即权重电容C13的下极板处输入一个幅度为Vref的阶跃信号， 此时的等效电路如图5所示，根据图5计算其对Vout的改变量为：
[0052]
[0053] 在图3的位置②处即权重电容C21的下极板处输入一个幅度为Vref的阶跃信号， 此时的等效电路如图6所示，根据图6计算其对Vout的改变量为：
[0054]
[0055] 可知dVout2 = 2X dVout1，满足2倍权重要求。
[0056] 在图3的位置③处即权重电容C24的下极板处输入一个幅度为Vref的阶跃信号， 此时的等效电路如图7所示，根据图7计算其对Vout的改变量为：
[0057]
：s
[0058] 在图3的位置④处即权重电容C31的下极板处输入一个幅度为Vref的阶跃信号， 此时的等效电路如图8所示，根据图8计算其对Vout的改变量为：
[0059]
j**
[0060] 可知dVout4 = 2 X dVout3，满足2倍权重要求。
[0061] 以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限 制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应 视为本发明的保护范围。
【主权项】
1. 一种逐次逼近模数转换器的电容阵列结构，特征在于：逐次逼近模数转换器的输出 数字信号为N位，电容阵列包括N个位权重电容，所述电容阵列分成多段子电容阵列，每段 所述子电容阵列分别包括多个所述位权重电容，各所述子电容阵列的所述位权重电容的个 数和为N ; 每一段所述子电容阵列内部的对应位的所述位权重电容为相邻的低一位的所述位权 重电容的两倍； 最低段的所述子电容阵列中包括有一个终端电容，该终端电容和最低位的所述位权重 电容的大小相同且都等于单位电容； 各所述子电容阵列的各所述位权重电容的上极板都连接在一起，各所述子电容阵列的 各所述位权重电容的下极板分别接一个一刀三掷开关，所述终端电容的下极板也接一个一 刀三掷开关，在控制信号的控制下各所述一刀三掷开关的另一端连接输入电压、正相参考 电压和反相参考电压中的一个或者在控制信号的控制下各所述一刀三掷开关的另一端连 接输入电压、参考电压和地中的一个； 在相邻的两个所述子电容阵列之间连接有耦合电容，所述耦合电容的两个极板分别和 相邻的两个所述子电容阵列的各所述位权重电容的上极板连接； 在各所述子电容阵列中选择性的设置调节电容，各所述调节电容的上极板连接对应 的所述子电容阵列的各所述位权重电容的上极板，各所述调节电容的下极板接反相参考电 压，通过设置所述调节电容使所述调节电容和所述耦合电容的大小都分别为单位电容的倍 数，且使对应段的所述子电容阵列内部的最低位的所述位权重电容的权重为前一段的所述 子电容阵列内部的最高位的所述位权重电容的权重的两倍。2. 如权利要求1所述的逐次逼近模数转换器的电容阵列结构，特征在于：N等于12。3. 如权利要求2所述的逐次逼近模数转换器的电容阵列结构，特征在于：所述电容阵 列分成3段子电容阵列。4. 如权利要求3所述的逐次逼近模数转换器的电容阵列结构，特征在于：第一段所述 子电容阵列内部的所述位权重电容包括3个且大小分别为1倍单位电容，2倍单位电容，4 倍单位电容； 第二段所述子电容阵列内部的所述位权重电容包括4个且大小分别为2倍单位电容，4 倍单位电容，8倍单位电容，16倍单位电容； 第三段所述子电容阵列内部的所述位权重电容包括5个且大小分别为1倍单位电容，2 倍单位电容，4倍单位电容，8倍单位电容，16倍单位电容； 第一段所述子电容阵列和第二段所述子电容阵列之间的耦合电容的大小为4倍单位 电容； 第三段所述子电容阵列和第二段所述子电容阵列之间的耦合电容的大小为2倍单位 电容； 在第一段所述子电容阵列和第二段所述子电容阵列中分别设置有一个所述调节电容， 第一段所述子电容阵列中的所述调节电容的大小为4倍单位电容，第二段所述子电容阵列 中的所述调节电容的大小为29倍单位电容。5. 如权利要求1所述的逐次逼近模数转换器的电容阵列结构，特征在于：N大于12。6. 如权利要求1所述的逐次逼近模数转换器的电容阵列结构，特征在于：所述电容阵 列分成3段以上的子电容阵列。7.如权利要求1所述的逐次逼近模数转换器的电容阵列结构，特征在于：最高段的所 述子电容阵列的各所述位权重电容的上极板作为信号输出端，该信号输出端通过一个切换 开关连接到共模电平。
【专利摘要】本发明公开了一种逐次逼近模数转换器的电容阵列结构，电容阵列分成多段子电容阵列，在相邻的两个子电容阵列之间连接有耦合电容，在各子电容阵列中选择性的设置调节电容，各调节电容的上极板连接对应的子电容阵列的各位权重电容的上极板，各调节电容的下极板接反相参考电压，通过设置调节电容使调节电容和耦合电容的大小都分别为单位电容的倍数，且使对应段的子电容阵列内部的最低位的位权重电容的权重为前一段的子电容阵列内部的最高位的位权重电容的权重的两倍。本发明能降低电容阵列的总电容值从而降低电容阵列的面积，能避免采用分数电容从而能提高转换精度。
【IPC分类】H03M1/38
【公开号】CN105071812
【申请号】CN201510458676
【发明人】张斌
【申请人】上海华虹宏力半导体制造有限公司
【公开日】2015年11月18日
【申请日】2015年7月30日