入端。对于三输入连接方 式:具有2个逻辑门，三输入中的两输入连接至第一个2输入1输出逻辑门的两输入端，该第 一个2输入1输出逻辑门的输出端连接至第二个2输入1输出逻辑门的一输入端，三输入中的 另一输入连接至该第二个2输入1输出逻辑门的另一输入端。
[0031] 图4的（c)描述了四输入的逻辑门连接方式，其中，四个输入成对地连接至第一级 的2个2输入1输出逻辑门后，2个2输入1输出逻辑门的输出作为输入连接至第二级的1个2输 入1输出逻辑门。
[0032] 对于图4的（d)中的五输入辅助逻辑运算单元，将第一级连接好后，剩余的一个输 入直接连至第2级。此时，从第2级输入看，虚线框内部形成了一个三输入的辅助逻辑运算单 元，该单元直接调用图4的（b)中的连接方式。图4的（e)在第2级的连接时，同样调用三输入 的连接方式。类似地，图4的（f)和4(g)中的七和八输入辅助逻辑运算单元在第2级连接时， 直接调用了四输入的连接方式;而图4的(h)和4(i)中的九和十输入辅助逻辑运算单元则直 接调用了五输入的连接方式。对于具有更多输入的辅助逻辑运算单元，也按照上述方式进 行连接。
[0033] 辅助逻辑运算单元中2输入1输出逻辑门可以是不同的可编程逻辑运算单元。如图 5所示，瑞士洛桑理工大学的Hadi Parandeh等人首先提出的可编程与非运算电路单元，即 可作为一种上述逻辑运算单元中的2输入1输出逻辑门。该逻辑门主要由与非门501，非门 502和多路选择器503组成。与非门501的两个输入均可选择正向或反向输入，与非门501也 可以选择正向或反向输出。
[0034] 通过本实施例提出的组合方案，将该辅助逻辑运算单元和传统的CLB单元进行组 合，可以进一步丰富可编程电路的逻辑功能，优化部分电路实现速度和面积。
[0035] 如图6所示，以包含5个LE模块的改进CLB为例，LE的输出按照顺序依次连接至辅助 逻辑运算单元605的输入端。LE601的输出606连接至逻辑门612的输入端607，LE602的输出 608连接至逻辑门612的另一个输入端609。借助于该结构LE601和602的输出可以借助简单 逻辑门612进行进一步的运算。图6中所展示的LE输出与辅助逻辑运算单元输入之间的连接 不限于顺序连接，LE的输出还可以与辅助逻辑运算单元输入之间进行交叉连接，如LE601的 输出606可以连接至逻辑门612的输入609,或者连接到第一级中的其他逻辑门的输入端，如 613两个输入端中的任意一个，对于其他LE的输出也具有上述灵活的连接方式。
[0036] 而在利用图1所示的原始CLB进行两个LUT的输出简单运算时，需要借助另外一个 空闲LUT。以图7所示为例，LE701和LE702的信号通过图中虚线所示信号传输路径，反馈到 LE703经过逻辑运算后输出。面积开销为三个LUT的面积和相关多路选择器的面积之和，同 时，完成此操作的性能开销为两个LUT和相关多路选择器以及输入多路选择器的传播延时 之和。
[0037] 而在利用图6所示的改进CLB完成上述功能时，以图8所示为例，LE801和LE802的信 号需进行逻辑运算时，其信号只需经过图中虚线所示的传输路径，通过辅助逻辑运算单元 即可完成整体功能。面积开销为两个LE(LUT和相关多路选择器、触发器组成）以及一个逻辑 门的面积之和；延时开销为一个LUT、相关多路选择器以及一个逻辑门的传播延时之和。由 于逻辑门结构简单，其面积与延时开销远小于LUT，因此图8中的实现方式要比图7具有更好 的性能。本专利提出的改进的CLB提供了面积利用率更高的逻辑实现方式，并且有较好的延 时性能。
[0038]至此，已经结合附图对本实施例进行了详细描述。依据以上描述，本领域技术人员 应当对本发明集成辅助逻辑运算单元的可编程逻辑模块有了清楚的认识。
[0039]需要说明的是，在附图或说明书正文中，未绘示或描述的实现方式，均为所属技术 领域中普通技术人员所知的形式，并未进行详细说明。此外，上述对各元件和方法的定义并 不仅限于实施例中提到的各种具体结构、形状或方式，本领域普通技术人员可对其进行简 单地更改或替换，例如：
[0040] (1)图5中的与非门501还可以用与门来代替；
[0041] (2)除了 2输入1输出的逻辑门之外，辅助逻辑运算单元中的逻辑门还可以是3输入 1输出逻辑门、4输入1输出逻辑门等等；
[0042] (3)如果采用2输入1输出的逻辑门，除了与非门之外，该逻辑门还可以是或非门、 异或门等其它二输入门电路。
[0043] 综上所述，本发明通过向传统CLB中加入辅助逻辑运算单元的方式，在丰富了传统 CLB可实现的逻辑功能的同时，提高了传统CLB的逻辑应用效率，与传统CLB实现相比，节省 了面积并提高了延时性能，能实现更高效的逻辑运算，具有较高的实用价值。
[0044] 以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详 细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡 在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保 护范围之内。
【主权项】
1. 一种集成辅助逻辑运算单元的可编程逻辑模块，其特征在于，包括： 主逻辑单元模块，包括至少一个逻辑单元，该主逻辑单元模块具有Oi个输出端口； 辅助逻辑运算单元，其Ch个输入端口连接至所述主逻辑单元模块的Ch个输出端口，该辅 助逻辑运算单元将所述主逻辑单元模块的〇:个输出端口的输出结果中至少两个进行逻辑 运算后作为可编程逻辑模块的输出； 其中，所述主逻辑单元模块和辅助逻辑运算单元均被集成在于所述可编程逻辑模块的 内部。2. 根据权利要求1所述的可编程逻辑模块，其特征在于，所述辅助逻辑运算单元同时将 所述主逻辑单元模块Ch个输出端口的输出结果作为可编程逻辑模块的输出。3. 根据权利要求2所述的可编程逻辑模块，其特征在于，所述辅助逻辑运算单元由以下 逻辑门中的一种或多种构成:2输入1输出逻辑门、3输入1输出逻辑门和4输入1输出逻辑门。4. 根据权利要求3所述的可编程逻辑模块，其特征在于，所述辅助逻辑运算单元由呈锥 形结构排列的2输入1输出逻辑门构成。5. 根据权利要求4所述的可编程逻辑模块，其特征在于，所述逻辑门的个数为&-1个，锥 形结构的级数为「i〇g2ql级，「]表示向上取整。6. 根据权利要求5所述的可编程逻辑模块，其特征在于，所述辅助逻辑运算单元中具有 以下两种基本连接方式： (1) 具有一个逻辑门，两输入分别连接至该逻辑门的两输入端； (2) 具有2个逻辑门，第一个逻辑门的两输入端即为三输入中的两输入，该第一个逻辑 门的输出端连接至第二个逻辑门的一输入端，该第二个逻辑门的另一输入端连接至三输入 中的另一输入。7. 根据权利要求4所述的可编程逻辑模块，其特征在于，所述2输入1输出逻辑门为与 门、异或门、或者或非门。8. 根据权利要求4所述的可编程逻辑模块，其特征在于，所述辅助逻辑运算单元中每一 2输入1输出逻辑门的输出对应与所述辅助逻辑运算单元的一输出。9. 根据权利要求1至8中任一项所述的可编程逻辑模块，其特征在于，所述主逻辑单元 模块包括多个逻辑单元，每个逻辑单元具有至少一输出端口，该多个逻辑单元总共具有Ch 个输出端口。10. 根据权利要求9所述的可编程逻辑模块，其特征在于，主逻辑单元模块包括Oi个逻辑 单元，每个逻辑单元具有一输出端口。
【专利摘要】本发明提供了一种集成辅助逻辑运算单元的可编程逻辑模块。该可编程逻辑模块包括：主逻辑单元模块，包括至少一个逻辑单元，该主逻辑单元模块具有O1个输出端口；辅助逻辑运算单元，其O1个输入端口连接至所述主逻辑单元模块的O1个输出端口，该辅助逻辑运算单元将所述主逻辑单元模块的O1个输出端口的输出结果中至少两个进行逻辑运算后作为可编程逻辑模块的输出；其中，所述主逻辑单元模块和辅助逻辑运算单元均被集成在于所述可编程逻辑模块的内部。本发明通过向传统CLB中加入辅助逻辑运算单元的方式，提高了传统CLB的逻辑应用效率。与传统CLB实现相比，节省了面积并提高了延时性能，能实现更高效的逻辑运算。
【IPC分类】H03K19/177
【公开号】CN105471422
【申请号】CN201510830948
【发明人】黄志洪, 杨立群, 魏星, 李威, 江政泓, 林郁, 涂开辉, 杨海钢
【申请人】中国科学院电子学研究所
【公开日】2016年4月6日
【申请日】2015年11月25日