[0026]根据本发明，能够保持高输入阻抗而不受到由负反馈产生的增益的设定的影响，并能够降低输入段的晶体管所引起的噪声。
【附图说明】
[0027]图1为表示本发明的实施方式的放大电路的构成的一例的图。
[0028]图2为表不斩波电路的构成的一例的图。[0029 ]图3为表示共模反馈电路与基准电压产生电路的构成的一例的图。
[0030]图4为表示仪表放大器的基本构成的图。
【具体实施方式】
[0031]图1为表示本发明的实施方式的放大电路的构成的一例的图。
[0032]图1所示的放大电路具有:差动对10、负载电路20、输出放大段30、反馈电路40、第一斩波电路51、第二斩波电路52、第三斩波电路53、差动放大段60、电阻电路70、？型皿)5晶体管Q9、共模反馈电路80和基准电压发生电路90。
[0033]差动对10为本发明的差动对的一个实施方式。
[0034]负载电路20为本发明的负载电路的一个实施方式。
[0035]输出放大段30为本发明的输出放大段的一个实施方式。
[0036]反馈电路40为本发明的反馈电路的一个实施方式。
[0037]第一斩波电路51为本发明的第一斩波电路的一个实施方式。
[0038]第二斩波电路52为本发明的第二斩波电路的一个实施方式。
[0039]第三斩波电路53为本发明的第三斩波电路的一个实施方式。
[0040]差动放大段60为本发明的差动放大段的一个实施方式。
[0041 ]电阻电路70为本发明的电阻电路的一个实施方式。
[0042]P型MOS晶体管Q9为本发明的可变电阻元件的一个实施方式。
[0043]共模反馈电路80为本发明的共模反馈电路的一个实施方式。
[0044]基准电压产生电路90为本发明的基准电压产生电路的一个实施方式。
[0045]差动对10构成为包含输入差动信号的一对P型MOS第一晶体管Ql、第二晶体管Q2。？型MOS第一晶体管Q1、第二晶体管Q2具备栅极(相当于本发明的控制端子)、源极(相当于本发明的第一端子)和漏极(相当于本发明的第二端子)，根据输入到栅极与源极之间的电压(Vgs)，对源极与漏极之间流动的电流(Id)进行控制。差动对10在P型MOS第一晶体管Ql以及第二晶体管Q2的一对栅极输入差动信号。
[0046]第一斩波电路51通过使从输入端子对(II，12)向差动对1的一对栅极输入的差动信号的极性反复反转，使差动信号的频率成分向高频侧的频带移动。即，第一斩波电路51通过重复使差动信号的极性反转，将差动信号调制成高频信号。
[0047]图2为表不第一斩波电路51的构成的一例的图。
[0048]例如，如图2所示，第一斩波电路51具有输入差动信号的二组端子对(Tll和T12，T21和T22)和对该端子对之间的连接进行切换的切换电路SWl?SW4。
[0049]切换电路SWl对端子Tll和端子T21的连接路线进行接通(on)/断开(off)。切换电路SW2对端子T12与端子T22的连接路线进行接通/断开。切换电路SW3对端子Tll与端子T22的连接路线进行接通/断开。切换电路SW4对端子T12与端子T21的连接路线进行接通/断开。
[0050]在一同接通切换电路SWl和SW2时，切换电路SW3和SW4—同断开。在一同断开切换电路SWl和SW2时，切换电路SW3和SW4—同接通。各切换电路重复这样的切换，由此，在二组端子对(T11和T12，T21和T22)输入输出的差动信号的极性被反复反转。第一斩波电路51的差动信号的极性反转例如可以以一定的频率进行，也可以在规定的范围内一边随机地使频率变化一边进行。[0051 ]负载电路20为产生与流过差动对10的一对漏极的电流对应的差动信号的电路，例如如图1所示，包含来自一对漏极的电流所流过的电阻R1、R2。电阻Rl设于P型MOS第一晶体管Ql的漏极与第二电源线VSS(接地电平)之间的电流路线，电阻R2设于P型MOS第二晶体管Q2的漏极与第二电源线VSS之间的电流路线。理想的是:电阻Rl、R2为不包含作为噪声发生源的晶体管等有源元件的无源元件。
[0052]差动放大段60为对在负载电路20产生的差动信号进行放大的电路。负载电路20例如如图4(A)所示的运算放大器的输入放大段(Q21?24，101)那样，构成为包含差动对、恒流电路和负载电路(电流反射镜电路等有源元件的负载，或由电阻元件所产生的负载)。
[0053]第二斩波电路52使从差动放大段60输出的差动信号的极性与第一斩波电路51的极性反转同步地反复反转，由此，使差动信号的频率成分从通过第一斩波电路51移动的高频侧的频带返回到原来的频带。即第二斩波电路52通过以消除由第一斩波电路51所产生的极性反转的方式再次进行极性反转，对通过第一斩波电路51调制为高频信号的差动信号进行解调，并使其返回到原来的频带的信号。
[0054]第二斩波电路52例如具有如图2所示的构成，进行与上述第一斩波电路51相同的连接路线的切换。
[0055]输出放大段30对在第二斩波电路52被返回到原来的频带的差动信号进行放大，并将其从输出端子对(01，02)输出。输出放大段30具备用于确保反馈环的稳定性的相位补偿电路，具有通过该相位补偿的作用而一定值以上的高频率成分衰减的低通滤波特性。输出放大段30利用由相位补偿所产生的低通滤波特性，使伴随着第一?第三斩波电路51?53的极性反转动作所产生的高频率成分衰减。
[0056]在图1的例子中，输出放大段30具有η型MOS晶体管Q7，Q8、恒流电路31，32和电容(:1，02。11型^)3晶体管07，08分别构成源极接地型的放大电路。11型皿)3晶体管07，08的源极与第二电源线VSS连接，漏极介由作为负载的恒流电路31，32与第一电源线VDD连接，向栅极输入来自第二斩波电路52的差动信号。输出放大段30从该η型MOS晶体管Q7，Q8的漏极向输出端子对(01，02)输出差动信号。电容Cl，C2为抑制高频增益的相位补偿电路，分别连接于η型MOS晶体管Q7，Q8的漏极与栅极之间。
[0057]反馈电路40将从输出放大段30输出的差动信号反馈至差动对10的一对源极。在图1的例子中，反馈电路40具有分别连接输出放大段30的输出(η型MOS晶体管Q7，Q8的漏极)和差动对1的一对源极的电阻R6，R7。
[0058]第三斩波电路53使通过反馈电路40被反馈至差动对10的一对源极的差动信号的极性与第一斩波电路51的极性反转同步地反复反转，由此，使差动信号的频率成分再次向高频侧的频带移动。即第三斩波电路53在通过反馈电路40向差动对10进行反馈之前，以成为与差动对10的被调制的差动信号同步的信号的方式，再次对通过第二斩波电路52从差动对1的被调制的差动彳目号解调的差动彳目号进行调制。
[0059]第二斩波电路52例如具有如图2所示的构成，进行与上述第一斩波电路51以及第二斩波电路52相同的连接路线的切换。
[0060]电阻电路70设于从公共节点N向差动对10的一对源极分流的电流的路线，设定差动对10的偏压或由反馈电路40的负反馈所产生的放大电路的增益等。在图1的例子中，电阻电路70具有电阻R3、R4、R5。电阻R3设于从公共节点N向P型MOS第一晶体管Ql的源极流动的电流的路线。电阻R4设于从公共节点N流向p型MOS第二晶体管Q2的源极的电流的路线。电阻R5连接于P型MOS第一晶体管Ql与第二晶体管Q2的源极之间。
[0061 ] P型MOS晶体管Q9设于从第一电源线VDD流向公共节点N的电流的路线，作为电阻值根据从共模反馈电路80输出的偏压Vc而变化的可变电阻元件发挥作用。P型MOS晶体管Q9的源极连接于第一电源线VDD，漏极连接于公共节点N，向栅极输入偏压Vc。
[0062]共模反馈电路80以差动对10的一对漏极的共模电压接近与在基准电压产生电路90所产生的基准电压Vr对应的规定电压的方式，对P型MOS晶体管Q9的电阻值进行控制。
[0063]图3为表示共模反馈电路80和基准电压产生电路90的构成的一例的图。
[0064]在图3的例子中，共模反馈电路80具有P型MOS第四晶体管Q4、第五晶体管Q5、第六晶体管Q6、电流反射镜电路81和第二恒流电路82。基准电压产生电路90具有P型MOS第三晶体管Q3和第一恒流电路91。
[0065]P型MOS第三晶体管Q3将从第一电源线VDD流出的电流从源极输入从漏极输出。在图3的例子中，P型MOS第三晶体管Q3的源极连接于第一电源线VDD，其栅极连接于漏极，栅极与漏极的连接点介由第一恒流电路91连接于接地电平的第二电源线VSS。第一恒流电路91使恒定的电流从P型MOS第三晶体管Q3的漏极流向第二电源线VSS。基准电压产生电路90将在P型MOS第三晶体管Q3的栅极与漏极的连接点所产生的电压作为基准电压Vr供给至共模反馈电路80。
[0066]P型MOS第四晶体管Q4和第五晶体管Q5的漏极和源极被并联连接(彼此的漏极之间被连结和彼此的源极之间被连接)4型MO