Fl和第三主从D触发器DFF3的电路相同，均由第十至第十八开关管和第一反相器Gl组成，所述第十七开关管M17和第十八开关管M18的源极均与电源端连接，栅极均接地，所述第十七开关管M17的漏极与第十开关管MlO的漏极连接，所述第十八开关管M18的漏极与第十一开关管Mll的漏极连接；所述第十开关管M10、第十一开关管Mll的源级均与第十二开关管M12的漏极连接；所述第十二开关管M12的源级接地，栅极与CLK输入端连接；所述第十六开关管M16的漏极和源级分别与第十开关管MlO的漏极和源级连接；所述第一反相器Gl的输入端与CLK输入端连接，输出端与第十三开关管M13的栅极连接；所述第十三开关管M13的源级接地，漏极分别与第十四开关管M14和第十五开关管M15的源级连接；所述第十四开关管M14的漏极、第十五开关管M15的栅极和第十七开关管M17的漏极均与Q输出端连接；所述第十八开关管M18的漏极、第十四开关管M14的栅极和第十五开关管M15的漏极均与QB输出端连接。
[0024]由于D触发器采用SCL逻辑，其负载电容会严重影响电路的工作速度。若和传统型结构一样用“与”门实现计数器的逻辑功能，不可避免地要用到MOS管的串连结构，从而使D触发器的负载电容增加。为了消除这种影响，用“或”门来实现计数器的逻辑功能。借鉴TSPC D触发器的经验，将“或”门设计在D-Latch中。确定偏置电压VbK较关键也较为困难，通常％取SCL高低电平的中间值。这种集成“或”门的D-Latch不但简化了电路设计，而且避免了单独设计逻辑门带来的寄生参数影响，减少速度的损失。仿真结果表明，这种D-Latch构成的D触发器的工作速度提高了 15%左右。
[0025]如图5所示，所述二分频电路102为静态D触发器。所述静态D触发器包括第十九至第二十二开关管、第三至第七反相器，所述第十九至第二十二开关管的栅极均与CLK输入端连接，所述第十九开关管M19的源级与D端连接，漏极经第六反相器G6与第二十一开关管M21的源级连接；所述第二十一开关管M21的漏极经第三反相器G3与Q端连接；所述第十九开关管M19的漏极还与第二十开关管M20的漏极连接，所述第二十开关管M20的源极经第七反相器G7与第二十一开关管M21的源级连接；第二十一开关管M21的漏极还与第二十二开关管M22的漏极连接，第二十二开关管M22的源级依次经过第四反相器G4、第五反相器G5与QB端连接；所述第五反相器G5的信号输入端还与第三反相器G3的信号输出端连接。
[0026]由于经过同步四双模分频器分频后，信号的频率降低，如果采用动态的主从式D触发器来实现二分频，就要求第六开关管M6和第七开关管M7两管的宽长比很大，这样不但会增大芯片的面积，也会带来额外的噪声。为适应高速的要求，触发器中的开关管M19、M20、M21、M22都采用NMOS、PMOS复合开关，其中，开关管M19、M22低电平有效，开关管M20、M21高电平有效。由于这种结构的D触发器具有锁存功能，管子的宽长比可以取得比较少，而且这种D触发器结构简单，所需的管子数比主从式D触发器少。因此，采用这种结构的静态D触发器实现二分频，不但可以减少芯片面积，也可以降低噪声和功耗。
【主权项】
1.一种八分频器电路，包括同步四分频电路(101)和二分频电路(102)，其特征在于:所述同步四分频电路(101)与信号输入端连接，所述同步四分频电路(101)的信号输出端与二分频电路(102)的信号输入端连接，所述二分频电路(102)的输出端输出分频信号。
2.如权利要求1所述的八分频器电路，其特征在于:所述同步四分频电路(101)由第一主从D触发器(DFFl)、第二主从D触发器(DFF2)、第三主从D触发器(DFF3)和或门构成；所述第一主从D触发器(DFFl)、第二主从D触发器(DFF2)和第三主从D触发器(DFF3)的CLK端均与时钟信号输出端连接，所述第一主从D触发器(DFFl)的Q端与第二主从D触发器(DFF2)的D端连接，所述第二主从D触发器(DFF2)的Q端与第三主从D触发器(DFF3)的D端连接，所述第二主从D触发器(DFF2)、第三主从D触发器(DFF3)的QB端分别与或门的信号输入端连接，所述或门的信号输出端与第一主从D触发器(DFFl)的D端连接。
3.如权利要求2所述的八分频器电路，其特征在于:所述第二主从D触发器(DFF2)包括第一至第九开关管和第二反相器(G2)组成，第四开关管(M4)和第五开关管(M5)的源极均与电源端连接，栅极均接地，第四开关管(M4)的漏极与第九开关管(M9)的漏极连接，第五开关管(M5)的漏极与第一开关管(Ml)的漏极连接；所述第九开关管(M9)和第一开关管(Ml)的栅极均与第二开关管(M2)的漏极连接；第二开关管(M2)的源级接地，栅极与CLK输入端连接；所述第二反相器(G2)的输入端与第二开关管(M2)的栅极连接，所述第二反相器(G2)的输出端与第三开关管(M3)的栅极连接；所述第三开关管(M3)的源级接地，漏极分别与第六开关管(M6)、第七开关管(M7)的源级连接；所述第一开关管(Ml)的漏极、第六开关管(M6)的栅极和第七开关管(M7)的漏极均与QB输出端连接，所述第九开关管(M9)的漏极、第六开关管(M6)的漏极和第七开关管(M7)的栅极均与Q输出端连接。
4.如权利要求2所述的八分频器电路，其特征在于:所述第一主从D触发器(DFFl)和第三主从D触发器(DFF3)的电路相同，均由第十至第十八开关管和第一反相器(Gl)组成，第十七开关管(M17)和第十八开关管(M18)的源极均与电源端连接，栅极均接地，第十七开关管(M17)的漏极与第十开关管(MlO)的漏极连接，第十八开关管(M18)的漏极与第十一开关管(Mll)的漏极连接；所述第十开关管(MlO)、第十一开关管(Mll)的源级均与第十二开关管(M12)的漏极连接；第十二开关管(M12)的源级接地，栅极与CLK输入端连接；第十六开关管(M16)的漏极和源级分别与第十开关管(MlO)的漏极和源级连接；第一反相器(Gl)的输入端与CLK输入端连接，输出端与第十三开关管(M13)的栅极连接；第十三开关管(M13)的源级接地，漏极分别与第十四开关管(M14)和第十五开关管(M15)的源级连接；第十四开关管(M14)的漏极、第十五开关管(M15)的栅极和第十七开关管(M17)的漏极均与Q输出端连接；第十八开关管(M18)的漏极、第十四开关管(M14)的栅极和第十五开关管(M15)的漏极均与QB输出端连接。
5.如权利要求1所述的八分频器电路，其特征在于:所述二分频电路(102)为静态D触发器。
6.如权利要求5所述的八分频器电路，其特征在于:所述静态D触发器包括第十九至第二十二开关管、第三至第七反相器，第十九至第二十二开关管的栅极均与CLK输入端连接，第十九开关管(M19)的源级与D端连接，漏极经第六反相器(G6)与第二十一开关管(M21)的源级连接；第二十一开关管(M21)的漏极经第三反相器(G3)与Q端连接；第十九开关管(M19)的漏极还与第二十开关管(M20)的漏极连接，第二十开关管(M20)的源极经第七反相器(G7)与第二十一开关管(M21)的源级连接；第二十一开关管(M21)的漏极还与第二十二开关管(M22)的漏极连接，第二十二开关管(M22)的源级依次经过第四反相器(G4)、第五反相器(G5)与QB端连接；所述第五反相器(G5)的信号输入端还与第三反相器(G3)的信号输出端连接。
【专利摘要】本实用新型提供了一种八分频器电路，包括同步四分频电路和二分频电路；所述同步四分频电路与信号输入端连接，所述同步四分频电路的信号输出端与二分频电路的信号输入端连接，所述二分频电路的输出端输出分频信号。本实用新型通过调整开光管的尺寸，使D触发器的输出摆幅为200mV～400mV，从而降低电路功耗，缓和了功耗和速度之间的矛盾，用“或”门来实现计数器的逻辑功能，降低D触发器的负载电容，不但简化了电路设计，而且避免了单独设计逻辑门带来的寄生参数影响，减少速度的损失，采用静态D触发器实现2分频，不但可以减少芯片面积，也可以降低噪声和功耗。
【IPC分类】H03K23-64
【公开号】CN204290938
【申请号】CN201420644691
【发明人】杨洁, 邹江
【申请人】遵义师范学院
【公开日】2015年4月22日
【申请日】2014年10月31日