专利名称：同步信号产生电路与内存装置的制作方法
技术领域：
本发明涉及一种同步信号产生电路，特别涉及一种内存装置的同步信号产生电路。
背景技术：
同步动态随机存取内存(SynchronousDynamic Random AccessMemory,简称SDRAM)为一种高密度、固态(sol id-state)的数字储存装置。在SDRAM装置的操作中，所有与时序相关的信号，例如控制信号、输出信号、在读写操作的数据位等，皆需与供应至装置的时脉信号同步。这个特性可简化内存或系统操作的控制，并且允许系统在更高的频率上操作，因此与传统DRAM相比，数据传输量可得到提升。对于双倍数据速率(Double DataRate，简称DDR) SDRAM组件而言，内存的操作与时脉信号之间的同步更为重要，其可在时脉信号的上升或下降缘控制数据与控制信号转态。一个SDRAM系统中同步信号的范例为数据选通信号(data strobesignal)。数据选通信号为应用于写入与读取操作的信号。当写入数据时，数据选通信号被提供至SDRAM装置作为输入信号。数据选通信号与时脉信号同步，用以闩锁(latch)将被写入内存装置的数据。相反地，当从SDRAM读取数据时，数据选通信号为SDRAM所产生的输出信号。数据选通信号与时脉信号同步，用以闩锁从内存读出的数据。在读取操作时，SDRAM产生与时脉信号同步的数据选通信号。在理想的情况下，数据位(DQ)与数据选通信号(DQS)相对于时脉信号应该仅有微量误差或者没有误差(skew)。数据位(DQ)以及数据选通信号(DQS)与时脉信号偏离同步的程度将限制高频的操作，并且分别被SDRAM制造端定义为DQ输出存取时间(tAC)以及DQS输出存取时间(tDQSCK)。设计与制造SDRAM的一个重要的挑战就是要使得DQ输出存取时间(tAC)以及DQS输出存取时间(tDQSCK)可达最小。传统的在集成电路中减少同步输出信号与时脉信号之间的误差的解决方法为使用延迟锁相回路(Delay Locked Loop，简称DLL)。延迟锁相回路可动态调整由可变延迟线所提供的延迟量，用以减少由延迟锁相回路所产生的同步信号与输入时脉信号之间的相位误差。目前DDR4工作团队(Task Group，简称TG)以及联合电子设备工程委员会(JointElectron Devices Engineering Council, JEDEC)提出一种最新的功能,称为 DLL 控制模式。此功能允许在内存的自行更新(self-refresh)模式中致能(enable)或禁能(disable)DLL区块，用以节省功率并改善效能。然而，在延迟锁相回路关闭(DLL off)的模式下，由于延迟锁相回路被关闭了，使得时序参数tDQSCK的变化变得难以预测，如此一来，将造成在延迟锁相回路关闭模式下无法预估时序参数tDQSCK的最大及最小值的问题。因此，极需要一种新的电路结构，用以维持时序参数tDQSCK的最佳时序。
发明内容
根据本发明的一个实施例，公开了一种同步信号产生电路，包含在内存装置中，包括延迟锁相回路、仿真器以及多任务器。延迟锁相回路用以根据计数值延迟参考时脉信号，以产生第一输出时脉信号，其特征在于计数值是根据第一输出时脉信号与参考时脉信号之间的相位差而产生的。仿真器耦接至延迟锁相回路，用以提供延迟锁相回路的功能，并包括可编程延迟线，用以接收参考时脉信号以及参考计数值，其特征在于参考时脉信号根据参考计数值被延迟，以产生第二输出时脉信号。多任务器用以接收第一输出时脉信号与第二输出时脉信号，并选择性地输出第一或第二输出时脉信号，其特征在于第一输出时脉信号在第一模式中被输出，并且第二输出时脉信号在第二模式中被输出。根据本发明的另一个实施例，公开了一种内存装置，包括内存数组、控制逻辑以及同步信号产生电路。控制逻辑用以控制内存数组之读取与写入操作。同步信号产生电路用以接收参考时脉信号，并产生具有上升/下降缘与参考时脉信号对齐的输出时脉信号，其 特征在于内存数组根据输出时脉信号被操作。同步信号产生电路包括延迟锁相回路以及仿真器。延迟锁相回路用以根据计数值延迟参考时脉信号，以在第一模式中产生第一输出时脉信号作为输出时脉信号，其特征在于计数值是根据第一输出时脉信号与参考时脉信号之间的相位差而产生的。仿真器，用以当延迟锁相回路在第二模式中时提供延迟锁相回路的功能。仿真器包括可编程延迟线，用以接收参考时脉信号以及参考计数值，其特征在于参考时脉信号根据参考计数值被延迟，以产生仿真输出时脉信号作为输出时脉信号。
图I是根据本发明的一个实施例所述的内存装置的示意方块图；图2是根据本发明的一个实施例所述的同步信号产生电路方块图；图3是根据本发明的一个实施例所述的延迟锁相回路方块图；图4是根据本发明的一个实施例所述的仿真器电路图。主要组件符号说明11 内存控制器；100 内存装置；101 内存数组；102 控制逻辑；103 同步信号产生电路；104 驱动器；105 选通信号产生器；106、108、110、117、234、236、238、240、306、308、310、312、Clk, CTRL、DN、DQS、E_Clk、Mode_Ctrl、ON、0ut_Clk、PD、Ref_Clk、RST, SEL, UP、/CAS、/RAS、/WE 信号；107 地址译码与记忆库控制逻辑；109、113、DATA 数据总线；115、ADDR 地址总线；201 指令译码器；202 模式缓存器；231 延迟锁相回路；232 仿真器；
233 多任务器；301 相位侦测器；302 计数器控制逻辑；303 计数器；
304,401 可编程延迟线；402 缓存器；404、COUNT、R_C0UNT 计数值；DQ 数据位。
具体实施例方式为使本发明的制造、操作方法、目标和优点能更明显易懂，下文特举几个较佳实施例，并配合附图作详细说明。实施例图I是根据本发明的一个实施例所述的内存装置的示意方块图。为了能清楚阐述本发明的概念，图I为简化的方块图，其特征在于仅绘出与发明相关的组件。然而，值得注意的是，本发明并不受限于图I所示的内容。内存装置100包括内存数组101、控制逻辑102、同步信号产生电路103、驱动器104、选通信号(strobe signal)产生器105以及地址译码与记忆库(memory bank)控制逻辑107。内存数组101用以储存数据。内存控制器11通过地址总线ADDR 115将地址信息提供至地址译码与记忆库控制逻辑107。地址译码与记忆库控制逻辑107包括至少一个地址译码逻辑、一个记忆库控制逻辑以及其它逻辑电路。地址译码与记忆库控制逻辑107用以译码接收到的地址信息，并根据译码过的地址提供多个控制信号CTRL 117至内存数组101。控制逻辑102用以控制内存数组101的读写操作。控制逻辑102还包括指令译码器201与模式缓存器202。指令译码器201用以对从内存控制器11接收到的多个信号进行译码。这些信号包括如图所示的至少一个写入致能(/WE)信号、一个栏地址选通信号(/CAS)以及一列地址选通信号(/RAS)。控制逻辑102产生多个模式控制信号(表不于图I中的Mode_Ctrl 106)。控制逻辑102将模式控制信号暂存于模式缓存器202中，用以控制内存装置100的操作。同步信号产生电路103用以将同步输出信号的上升 / 下降缘(rising/falling edges)或领先 / 落后缘(leading/trailing edges)与输入参考时脉信号Ref_Clk 108对齐，用以减少同步输出信号与输入参考时脉信号Ref_Clk 108之间的误差(skew)。同步信号产生电路103还接收模式控制信号Mode_Ctrl 106，且根据模式控制信号Mode_Ctrl 106运作(以下段落将有更详细的介绍)。驱动器104用以根据由同步信号产生电路103所产生的同步输出信号0ut_Clkll0驱动数据位(DQ)以及数据选通信号(DQS)。驱动器104通过数据总线109依序从多任务器(图I未示出)接收数据、从选通信号产生器105接收数据选通信号DQS以及从同步信号产生电路103接收同步输出信号0ut_Clk 110。数据选通信号DQS与输入参考时脉信号Ref_Clk 108具有相同频率，并且在读取操作时，被内存控制器11用于闩锁来自内存装置100的数据。在DDR的架构中，响应于同步输出信号0ut_Clkll0，驱动器104依序输出接收到的数据作为对应的数据位DQ，并且输出数据选通信号DQS。各数据位DQ与数据选通信号DQS共同定义耦接至内存控制器11的数据总线113，其在读取操作时，根据资料选通信号DQS闩锁数据总线113上的各位。驱动器104包括闩锁器(图I未示出)，其利用同步信号产生电路103所产生的同步输出信号Out_Clk 110的上升/下降缘或领先/落后缘闩锁数据位作为DQ信号以及将数据选通信号DQS作为选通输入/输出(strobe I/O)信号。如此一来，内存数组101可根据同步输出信号进行运作，其特征在于同步输出信号与供应至内存数组101的时脉信号仅具有些微误差或甚至无误差。图2是根据本发明的一个实施例所述的同步信号产生电路方块图。同步信号产生电路103包括延迟锁相回路(delay locked loop，DLL) 231、仿真器232以及多任务器233。延迟锁相回路231通常在标准模式被致能，并用以根据一计数值延迟参考时脉信号Ref_Clk 108以产生第一输出时脉信号Clk 234。延迟锁相回路231可响应如图所示的致能信号ON 236而被致能。在此实施例中，标准模式可代表任何延迟锁相回路231被致能的内存装置模式，例如延迟锁相回路致能(DLLenable)模式。相对于标准模式，内存装置100也可操作于其它延迟锁相回路231被禁能或旁路(bypass)的模式，例如延迟锁相回路关闭(DLL off)模式或延迟锁相回路旁路(DLL bypass)模式。在传统的设计中，当延迟锁相回路231被禁能或被旁路(例如，当内存装置在自行更新模式，外部时脉被关闭，因此延迟锁相回路也会被关闭)，时序参数tDQSCK (max)以及tDQSCK(min)变得无法预测，迫使内存控制器必须在控制器端自行决定有效数据的起始时间。时序参数tDQSCK (max)以及tDQSCK (min)分别为自一时脉(CK)交叉后存取DQS的最大与最小窗口时间。为了解决这个问题，本发明提出在同步信号产生电路中使用仿真器232。仿真器232用以在内存装置进入迟锁相回路关闭/旁路模式时，仿真延迟锁相回路231的功能。其特征在于延迟锁相回路关闭/旁路模式代表延迟锁相回路231会被关闭或旁路的任何内存装置模式，例如上述的延迟锁相回路关闭(DLL off)模式或延迟锁相回路旁路(DLL bypass)模式。仿真器232根据参考计数值延迟参考时脉信号Ref_Clk 108，用以产生仿真输出时脉信号E_Clk 238作为同步信号产生电路103的输出时脉信号0ut_Clk110。多任务器233接收第一输出时脉信号Clk 234以及仿真输出时脉信号E_Clk 238，并且根据选择信号SEL 240选择性输出第一或仿真输出时脉信号作为输出时脉信号0ut_Clk 110。根据本发明的一个实施例，选择信号SEL 240是根据一些模式控制信号Mode_Ctrl 106的逻辑组合而产生的。例如，选择信号SEL 240可为延迟锁相回路旁路信号与快速离开自我更新模式指示信号的逻辑与(AND)的结果，其特征在于延迟锁相回路旁路信号指示出延迟锁相回路必须被旁路，并且快速离开自我更新模式指示信号指示出内存装置必须快速离开自我更新模式。根据选择信号SEL 240的状态，多任务器233可于标准模式中输出由延迟锁相回路231所产生的第一输出时脉信号CLK 234,并且于延迟锁相回路关闭/旁路模式中输出由仿真器232产生的仿真输出时脉信号E_Clk 238。图3是根据本发明的一个实施例所述的延迟锁相回路方块图。延迟锁相回路231包括相位侦测器301、计数器控制逻辑302、计数器303以及可编程延迟线304。相位侦测器301用以决定参考时脉信号Ref_Clk 108与输出时脉信号Clk 234之间的相位关系，并产生用以代表参考时脉信号Ref_Clk 108与输出时脉信号Clk 234之间相位差的相位侦测信号H) 308。计数器控制逻辑302产生控制信号UP 310与DN312用以控制计数器303根据自相位侦测器301接收到的信号往上或往下计数。计数器303根据接收自计数器控制逻辑302的控制信号维持计数值COUNT。计数器303还可接收重置(reset)指示信号RST 306并且可根据重置指示信号RST 306被重置回预设的设定值。可驱动延迟锁相回路231重置的模式包括，例如自我更新模式或关机模式。可编程延迟线304用以根据计数值COUNT延迟参考时脉信号Ref_Clkl08，以产生输出时脉信号CLK 234。图4是根据本发明的一个实施例所述的仿真器电路图。仿真器232包括可编程延迟线401与缓存器402。可编程延迟线401接收参考时脉信号Ref_Clk 108以及自缓存器402接收参考计数值R_C0UNT 404，并且根据参考计数值R_C0UNT 404延迟参考时脉信号Ref.Clk以产生仿真输出时脉信号E_Clk 238。根据本发明的一个实施例，缓存器402耦接至延迟锁相回路231，接收延迟锁相回路231的目前计数值，并储存目前计数值作为参考计数值R_C0UNT。值得注意的是，延迟锁相回路231的计数值并非总是更新至缓存器402。根 据本发明的一个实施例，当内存装置进入自行更新模式或延迟锁相回路重置模式时，可启动更新的程序。例如，延迟锁相回路231的目前计数值可响应进入自行更新模式指示信号而被更新至缓存器402，其特征在于进入自行更新模式指示信号指示出内存装置必须进入自行更新模式，以更新用以储存数据的内存数组。又例如，延迟锁相回路231的目前计数值响应于延迟锁相回路重置指示信号而被更新至缓存器402，其特征在于延迟锁相回路重置指示信号指示出内存装置必须进入延迟锁相回路重置模式用以重置延迟锁相回路231。值得注意的是，根据本发明的另一个实施例，可编程延迟线401在标准模式下可根据对应的控制信号被禁能。此控制信号也可根据一些模式控制信号Mode_Ctrl的逻辑组合而产生。通过使用仿真器232，自延迟锁相回路231的前一个锁定结果至今的目前计数值可在延迟锁相回路231被禁能或旁路前，被储存至缓存器402，并且可编程延迟线401可被用以在延迟锁相回路231被禁能或旁路时，确保参考时脉信号Ref_Clk与延迟锁相回路231在被禁能或旁路前可被延迟相同的延迟量。因此，即使内存装置进入自我更新模式或延迟锁相回路旁路模式，也可输出时序参数tDQSCK的具有极少量的抖动(jitter)的正确的仿真输出时脉信号E_Clk 238。由于具有准确的时序参数tDQSCK，即使在延迟锁相回路被旁路时，使用者仍可执行读或写操作，且无须等待延迟锁相回路重新锁定以执行其运作。此夕卜，此时内存控制器还可发出读取或写入指令至内存装置，如此一来，可增加内存装置的数据传输量，并且改善内存装置的效能。本发明虽公开上述较佳实施例，然而本发明并不限于此，本领域技术人员应当了解，在不脱离本发明的精神和范围的情况下，可进行些许的改动与润饰，因此本发明的保护范围应当视权利要求书所界定的范围为准。
权利要求
1.一种同步信号产生电路，包含在内存装置中，所述同步信号产生电路包括 延迟锁相回路，用以根据计数值延迟参考时脉信号，以产生第一输出时脉信号，其特征在于所述计数值是根据所述第一输出时脉信号与所述参考时脉信号之间的相位差而产生的； 仿真器，耦接至所述延迟锁相回路，用以提供所述延迟锁相回路的功能，包括 可编程延迟线，用以接收所述参考时脉信号以及参考计数值，其特征在于所述参考时脉信号根据所述参考计数值被延迟，以产生第二输出时脉信号；以及 多任务器，用以接收所述第一输出时脉信号与所述第二输出时脉信号，并选择性地输出所述第一输出时脉信号或第二输出时脉信号， 其特征在于所述第一输出时脉信号在第一模式中被输出，并且所述第二输出时脉信号在第二模式中被输出。
2.根据权利要求I所述的同步信号产生电路，其特征在于所述仿真器还包括缓存器，所述缓存器耦接至所述延迟锁相回路，用以储存所述延迟锁相回路的目前计数值作为所述参考计数值。
3.根据权利要求2所述的同步信号产生电路，其特征在于所述延迟锁相回路的所述目前计数值响应进入自行更新模式指示信号而被更新至所述缓存器，并且所述进入自行更新模式指示信号指示出所述内存装置必须进入自行更新模式。
4.根据权利要求2所述的同步信号产生电路，其特征在于所述迟锁相回路的所述目前计数值响应延迟锁相回路重置指示信号而被更新至所述缓存器，并且所述延迟锁相回路重置指示信号指示出所述延迟锁相回路必须被重置。
5.根据权利要求I所述的同步信号产生电路，其特征在于所述可编程延迟线在所述第一模式中被禁能。
6.根据权利要求I所述的同步信号产生电路，其特征在于所述第二模式为延迟锁相回路关闭模式。
7.根据权利要求I所述的同步信号产生电路，其特征在于所述第二模式延迟锁相回路旁路模式。
8.—种内存装置,包括 内存数组； 控制逻辑，用以控制所述内存数组的读取与写入操作；以及 同步信号产生电路，用以接收参考时脉信号，并产生具有上升/下降缘与所述参考时脉信号对齐的输出时脉信号，其特征在于所述内存数组根据所述输出时脉信号被操作，并且所述同步信号产生电路包括 延迟锁相回路，用以根据计数值延迟所述参考时脉信号，以在第一模式中产生第一输出时脉信号作为所述输出时脉信号，其特征在于所述计数值是所述第一输出时脉信号与所述参考时脉信号之间是相位差而产生的；以及 仿真器，用以当所述延迟锁相回路在第二模式中时提供所述延迟锁相回路的功能，所述仿真器包括 可编程延迟线，用以接收所述参考时脉信号以及参考计数值，其特征在于所述参考时脉信号根据所述参考计数值被延迟，以产生仿真输出时脉信号作为所述输出时脉信号。
9.根据权利要求8所述的内存装置，其特征在于所述仿真器还包括缓存器，所述缓存器耦接至所述延迟锁相回路，用以储存所述延迟锁相回路的目前计数值作为所述参考计数值。
10.根据权利要求8所述的内存装置，其特征在于所述同步信号产生电路还包括 多任务器，用以接收所述第一输出时脉信号与所述仿真输出时脉信号，并选择性输出所述第一输出时脉信号或仿真输出时脉信号做为所述输出时脉信号。
11.根据权利要求9所述的内存装置，其特征在于所述延迟锁相回路的所述目前计数值响应进入自行更新模式指示信号被更新至所述缓存器，并且所述进入自行更新模式指示信号指示出所述内存装置必须被更新。
12.根据权利要求9所述的内存装置，其特征在于所述迟锁相回路的所述目前计数值响应延迟锁相回路重置指示信号被更新至所述缓存器，并且所述延迟锁相回路重置指示信号指示出所述延迟锁相回路必须被重置。
13.根据权利要求8所述的内存装置，其特征在于所述第二模式为延迟锁相回路关闭模式。
14.根据权利要求8所述的内存装置，其特征在于所述第二模式为延迟锁相回路旁路模式。
全文摘要
公开了一种同步信号产生电路，包括延迟锁相回路、仿真器以及多任务器。延迟锁相回路用以根据计数值延迟参考时脉信号，以产生第一输出时脉信号。仿真器耦接至延迟锁相回路，用以提供延迟锁相回路功能，并包括可编程延迟线，用以接收参考时脉信号以及参考计数值，其特征在于参考时脉信号根据参考计数值被延迟，以产生第二输出时脉信号。多任务器用以接收第一输出时脉信号与第二输出时脉信号，并选择性地输出第一输出时脉信号或第二输出时脉信号，其特征在于第一输出时脉信号在第一模式中被输出，并且第二输出时脉信号在第二模式中被输出。
文档编号H04N5/06GK102647543SQ20111010892
公开日2012年8月22日 申请日期2011年4月18日 优先权日2011年2月17日
发明者农·努颜, 约翰·范, 费·特龙 申请人:南亚科技股份有限公司